{"id":13524,"date":"2026-10-19T03:56:30","date_gmt":"2026-10-19T03:56:30","guid":{"rendered":"https:\/\/geyuanelectronics.com\/?p=13524"},"modified":"2026-10-19T03:58:14","modified_gmt":"2026-10-19T03:58:14","slug":"una-guia-exhaustiva-sobre-estrategias-de-diseno-de-vias-apiladas-en-placas-de-circuito-impreso-y-metodos-de-optimizacion-colaborativa-para-la-compatibilidad-de-procesos","status":"publish","type":"post","link":"https:\/\/geyuanelectronics.com\/es\/a-comprehensive-guide-to-pcb-stacked-via-design-strategies-and-collaborative-optimization-methods-for-process-compatibility\/","title":{"rendered":"Gu\u00eda exhaustiva sobre estrategias de dise\u00f1o de v\u00edas apiladas en placas de circuito impreso y m\u00e9todos de optimizaci\u00f3n colaborativa para la compatibilidad de procesos"},"content":{"rendered":"<nav aria-label=\"ruta de navegaci\u00f3n\" class=\"rank-math-breadcrumb\"><p><span class=\"last\">Inicio<\/span><\/p><\/nav>\n\n\n\n<h1 class=\"wp-block-heading has-x-large-font-size\"><strong>Una gu\u00eda completa sobre<\/strong> <strong>Dise\u00f1o de v\u00edas apiladas en placas de circuito impreso<\/strong> <strong>estrategias y<\/strong> <strong>m\u00e9todos de optimizaci\u00f3n colaborativa para la compatibilidad de procesos<\/strong><strong><\/strong><\/h1>\n\n\n\n<p class=\"wp-block-paragraph\">Si buscas un enfoque colaborativo para optimizar <a href=\"https:\/\/geyuanelectronics.com\/es\/capacidades\/diseno-de-circuitos\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/capabilities\/circuit-design\/\">Dise\u00f1o de placas de circuito impreso<\/a> y la compatibilidad de procesos mediante v\u00edas apiladas, has llegado al lugar adecuado. Las v\u00edas apiladas son componentes clave en las placas de interconexi\u00f3n de alta densidad (HDI), ya que permiten transiciones eficientes entre capas en dise\u00f1os compactos. Pero, \u00bfc\u00f3mo te aseguras de que se implementen correctamente? \u00bfY de qu\u00e9 otra forma se puede optimizar este proceso de forma colaborativa? Esta gu\u00eda profundiza en las reglas de dise\u00f1o de las v\u00edas apiladas, los retos y soluciones de dise\u00f1o en la pr\u00e1ctica, y el apilamiento de v\u00edas seg\u00fan las normas del IPC para ayudarte a dominar su uso.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>\u00bfQu\u00e9 son las v\u00edas apiladas?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Las v\u00edas apiladas son interconexiones verticales situadas unas directamente encima de otras para conectar varias capas en un<a href=\"https:\/\/geyuanelectronics.com\/es\/pcb\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/\"> placa de circuito impreso (PCB)<\/a>. A diferencia de las v\u00edas intercaladas descentradas, las v\u00edas apiladas ahorran espacio, lo que las hace ideales para dise\u00f1os HDI con limitaciones de espacio. La importancia de las v\u00edas apiladas radica en su capacidad para soportar se\u00f1ales de alta velocidad y dise\u00f1os densos. Sin embargo, un dise\u00f1o inadecuado puede dar lugar a problemas como la atenuaci\u00f3n de la se\u00f1al, defectos de fabricaci\u00f3n o fallos estructurales. Por eso, comprender las normas y las mejores pr\u00e1cticas del dise\u00f1o de v\u00edas apiladas es fundamental para cualquier ingeniero de PCB que busque placas fiables y eficientes. En las aplicaciones actuales del mercado, las PCB con este dise\u00f1o se utilizan normalmente en productos electr\u00f3nicos complejos, como smartphones, tabletas y dispositivos m\u00e9dicos avanzados.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>\u00bfPor qu\u00e9 es necesario el apilamiento de placas de circuito impreso?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">El desarrollo de estructuras de capas de placas de circuito impreso (PCB) es fundamental para dise\u00f1ar placas de circuito de alta eficiencia. Estos dise\u00f1os de estructuras de capas ofrecen numerosas ventajas. En primer lugar, permiten <a href=\"https:\/\/geyuanelectronics.com\/es\/servicios\/placa-de-circuito-impreso-multicapa\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/services\/multilayer-pcb\/\">PCB multicapa<\/a> estructuras que mejoran la distribuci\u00f3n de la energ\u00eda, evitan las interferencias electromagn\u00e9ticas (EMI), limitan la diafon\u00eda y permiten la transmisi\u00f3n de se\u00f1ales a alta velocidad. Por lo tanto, el objetivo principal de este dise\u00f1o de apilamiento es ubicar m\u00faltiples circuitos electr\u00f3nicos en una sola placa a trav\u00e9s de varias capas. Adem\u00e1s, la estructura de apilamiento de la PCB ofrece otras ventajas significativas. Entre ellas se incluyen la minimizaci\u00f3n de la vulnerabilidad de la placa al ruido externo y la reducci\u00f3n de la diafon\u00eda y los problemas de impedancia en los sistemas de alta velocidad. Un buen apilamiento de PCB tambi\u00e9n puede contribuir a garantizar unos costes de producci\u00f3n finales m\u00e1s bajos. Al maximizar la eficiencia y mejorar la compatibilidad electromagn\u00e9tica a lo largo de todo el proyecto, los apilamientos de PCB permiten ahorrar tiempo y dinero de forma efectiva.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Directrices<\/strong> <strong>sobre el dise\u00f1o de v\u00edas de apilamiento en placas de circuito impreso<\/strong> <strong>estrategias<\/strong> <strong>y m\u00e9todos de optimizaci\u00f3n de la compatibilidad de procesos<\/strong> <strong>en proyectos reales.<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">A continuaci\u00f3n se presenta un resumen de las estrategias de dise\u00f1o de v\u00edas apiladas en placas de circuito impreso (PCB) y de los m\u00e9todos relacionados para la optimizaci\u00f3n de la compatibilidad de procesos, recopilado por el equipo de ingenier\u00eda de Geyuan Electronics a partir de a\u00f1os de experiencia en proyectos pr\u00e1cticos. El dise\u00f1o de v\u00edas apiladas en placas de circuito impreso (PCB) no consiste simplemente en \u201calinear varias capas de v\u00edas\u201d, sino que requiere tener en cuenta tres aspectos clave: el rendimiento el\u00e9ctrico (integridad de la se\u00f1al, adaptaci\u00f3n de impedancia), la fiabilidad mec\u00e1nica (capacidad de carga, resistencia a la tensi\u00f3n) y la compatibilidad con los procesos (precisi\u00f3n de taladrado, viabilidad del recubrimiento). Una desviaci\u00f3n en la adaptaci\u00f3n de impedancia de 5 \u03a9 puede provocar que la reflectividad de la se\u00f1al de alta frecuencia se deteriore de -20 dB a -15 dB; una precisi\u00f3n de alineaci\u00f3n superior a \u00b10,01 mm puede aumentar la tasa de rotura del recubrimiento de 11 TP3T a 81 TP3T; y la incompatibilidad de procesos puede provocar el rechazo del lote (rendimiento &lt;70%). Hoy en d\u00eda, no solo analizamos los principios fundamentales de dise\u00f1o de las v\u00edas apiladas en placas de circuito impreso, sino que tambi\u00e9n combinamos par\u00e1metros espec\u00edficos y casos pr\u00e1cticos con los que se ha encontrado nuestro equipo en proyectos reales para ayudarle a lograr dise\u00f1os de v\u00edas apiladas de \u201calto rendimiento, alta fiabilidad y aptos para la producci\u00f3n en serie\u201d.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Establecer prioridades<\/strong> <strong>rendimiento el\u00e9ctrico<\/strong> <strong>y<\/strong> <strong>garantizar la integridad de la se\u00f1al y la adaptaci\u00f3n de impedancia.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Como \u201ccanal\u201d para la transmisi\u00f3n de se\u00f1ales entre capas, el rendimiento el\u00e9ctrico de las v\u00edas apiladas determina directamente la calidad general de la se\u00f1al de la placa de circuito impreso, por lo que es necesario controlar cuidadosamente la impedancia, los par\u00e1metros par\u00e1sitos y la diafon\u00eda de se\u00f1ales.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Dise\u00f1o de adaptaci\u00f3n de impedancia (principio fundamental)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Valor objetivo de impedancia: La impedancia de las v\u00edas apiladas debe ser compatible con la impedancia de las l\u00edneas conectadas (por ejemplo, una l\u00ednea de RF de 50 \u03a9 se corresponde con una v\u00eda apilada de 50 \u03a9) para evitar la reflexi\u00f3n de la se\u00f1al provocada por cambios bruscos de impedancia;<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>M\u00e9todo de c\u00e1lculo de la impedancia:<\/strong><strong><\/strong><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">F\u00f3rmula: Z = (60 \/ \u221a\u03b5r) \u00d7 ln (4h\/d) (F\u00f3rmula simplificada; \u03b5r es la constante diel\u00e9ctrica del sustrato de la placa de circuito impreso, h es el espesor del sustrato y d es el di\u00e1metro de la v\u00eda);<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Ejemplo: Para un sustrato de FR-4 (\u03b5r = 4,4), h = 0,2 mm y d = 0,2 mm, el valor calculado de Z \u2248 52 \u03a9, lo cual se aproxima al valor objetivo de 50 \u03a9. Se puede alcanzar un valor de Z = 50 \u03a9 ajustando con precisi\u00f3n la abertura (por ejemplo, d = 0,21 mm).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Estrategia de optimizaci\u00f3n:<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Ajustar la apertura<strong><\/strong><\/td><td>A medida que aumenta la apertura, la impedancia disminuye (por ejemplo, cuando d pasa de 0,18 mm a 0,22 mm, Z disminuye de 55 \u03a9 a 48 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Cambiar el sustrato<strong><\/strong><\/td><td>En aplicaciones de alta frecuencia, utilice sustratos con constantes diel\u00e9ctricas bajas (como el Rogers RO4350B, \u03b5r = 3,48) para reducir la desviaci\u00f3n de la impedancia.<strong><\/strong><\/td><\/tr><tr><td>Conecta a tierra mediante<strong><\/strong><\/td><td>Se coloca una v\u00eda de tierra (con una separaci\u00f3n de 0,5 mm) en un radio de 1 mm alrededor de las v\u00edas apiladas para formar un \u201canillo de blindaje\u201d y estabilizar la impedancia (desviaci\u00f3n \u2264 \u00b12 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Caso<strong><\/strong><\/td><td>Nuestro equipo dise\u00f1\u00f3 inicialmente la impedancia de las v\u00edas de una pila de placas de circuito impreso (PCB) de RF 5G con una impedancia de 58 \u03a9 (objetivo: 50 \u03a9) y una reflectividad de la se\u00f1al de -14 dB (superior a la norma). Al aumentar el di\u00e1metro de las v\u00edas de 0,18 mm a 0,22 mm y a\u00f1adir dos v\u00edas de tierra a su alrededor, la impedancia descendi\u00f3 a 50,5 \u03a9 y la reflectividad se optimiz\u00f3 hasta -22 dB, cumpliendo as\u00ed los requisitos.<strong><\/strong><\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\">2.&nbsp;<strong>Control de los par\u00e1metros par\u00e1sitos (reducci\u00f3n de la p\u00e9rdida de se\u00f1al)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Inductancia y capacitancia par\u00e1sitas<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Inductancia par\u00e1sita (L)<\/td><td>El valor L de las v\u00edas apiladas depende principalmente de la longitud de la pared de la v\u00eda. Cuanto menor sea la longitud, menor ser\u00e1 L (por ejemplo, L = 2nH para una profundidad de v\u00eda de 0,3 mm; L = 4nH para una profundidad de v\u00eda de 0,6 mm). La p\u00e9rdida de se\u00f1ales de alta frecuencia (&gt;10 GHz) aumenta a medida que aumenta L.<\/td><\/tr><tr><td>Capacitancia par\u00e1sita (C)<\/td><td>C se debe principalmente al acoplamiento entre la pared del orificio y la capa de puesta a tierra. Cuanto mayor sea el di\u00e1metro del orificio y cuanto m\u00e1s cercana est\u00e9 la capa de puesta a tierra, mayor ser\u00e1 C (por ejemplo, C = 0,8 pF para d = 0,2 mm y una distancia a la capa de puesta a tierra de 0,1 mm). Un valor excesivo de C provocar\u00e1 que el tiempo de subida de la se\u00f1al se ralentice (por ejemplo, una se\u00f1al con un tiempo de subida de 100 ps pasa a ser de 150 ps debido a un valor de C = 1 pF).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Estrategia de optimizaci\u00f3n<\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>reducir la profundidad del orificio<\/td><td>Dar prioridad al apilamiento de v\u00edas ciegas\/enterradas (profundidad del orificio: 0,2-0,5 mm) y evitar el apilamiento de v\u00edas pasantes (profundidad del orificio: 1,6 mm, L = 8 nH);<\/td><\/tr><tr><td>Aumentar la distancia de puesta a tierra<\/td><td>La distancia entre el plano de tierra y la v\u00eda aument\u00f3 de 0,1 mm a 0,2 mm, y C disminuy\u00f3 de 0,8 pF a 0,4 pF;<\/td><\/tr><tr><td>V\u00edas apiladas diferenciales<\/td><td>Las se\u00f1ales diferenciales de alta frecuencia (como las de USB 4.0) utilizan un par de v\u00edas apiladas con adaptaci\u00f3n de impedancia diferencial (por ejemplo, 100 \u03a9) para reducir la influencia de los par\u00e1metros par\u00e1sitos.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Supresi\u00f3n de la diafon\u00eda de se\u00f1ales (varios escenarios de v\u00edas)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Fuentes de diafon\u00eda: acoplamiento electromagn\u00e9tico entre v\u00edas apiladas adyacentes. Cuanto menor sea la distancia entre ellas y mayor la frecuencia de la se\u00f1al, m\u00e1s grave ser\u00e1 la diafon\u00eda (por ejemplo, una se\u00f1al de 25 GHz con una distancia de 0,5 mm presenta una diafon\u00eda de -18 dB).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Estrategia de supresi\u00f3n<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Aumentar el espaciado<\/td><td>Cuando la distancia entre las v\u00edas apiladas es \u22652 veces el di\u00e1metro de la v\u00eda (por ejemplo, una distancia \u22650,4 mm corresponde a un di\u00e1metro de v\u00eda de 0,2 mm), la diafon\u00eda de las se\u00f1ales de 25 GHz puede reducirse a menos de -25 dB;<\/td><\/tr><tr><td>Aislamiento de la toma de tierra<\/td><td>Al colocar v\u00edas de tierra (con una separaci\u00f3n de 0,3 mm) entre v\u00edas apiladas adyacentes para formar una \u201cpared de aislamiento\u201d, la diafon\u00eda se reduce a\u00fan m\u00e1s en 5-8 dB;<\/td><\/tr><tr><td>Dise\u00f1o en capas<\/td><td>Distribuye las v\u00edas apiladas para se\u00f1ales de alta frecuencia (como las de radiofrecuencia) y de baja frecuencia (como las de alimentaci\u00f3n) en capas diferentes para reducir la diafon\u00eda entre capas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Lograr<\/strong> <strong>dise\u00f1o de fiabilidad mec\u00e1nica<\/strong> <strong>a<\/strong> <strong>garantizar un funcionamiento estable a largo plazo<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Las v\u00edas apiladas deben soportar las tensiones que se producen durante la fabricaci\u00f3n de la placa de circuito impreso (laminaci\u00f3n, taladrado) y durante su uso (ciclos t\u00e9rmicos, vibraciones). Una fiabilidad mec\u00e1nica insuficiente puede provocar \u201cgrietas en el recubrimiento y desprendimiento de las almohadillas\u201d, por lo que es importante controlar la resistencia estructural y la resistencia a las tensiones.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Dise\u00f1o de la resistencia estructural<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Refuerzo de la almohadilla:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Aumentar el tama\u00f1o de la almohadilla<\/td><td>El di\u00e1metro de la pastilla aument\u00f3 de 0,3 mm a 0,4 mm, el \u00e1rea de conexi\u00f3n entre la pastilla y el circuito se increment\u00f3 en 44% y la resistencia a la tracci\u00f3n pas\u00f3 de 5 N a 8 N;<\/td><\/tr><tr><td>A\u00f1adir una transici\u00f3n en forma de l\u00e1grima<\/td><td>Se utiliza un dise\u00f1o en forma de l\u00e1grima (radio de 0,1 mm) en la uni\u00f3n entre la pastilla y el circuito para evitar la concentraci\u00f3n de tensiones (la tensi\u00f3n se reduce de 100 MPa a 60 MPa).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Control del espesor de la pared del orificio:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Espesor del recubrimiento del orificio<\/td><td>El espesor del recubrimiento es \u226525 \u03bcm (norma IPC). El recubrimiento m\u00e1s grueso (35 \u03bcm) presenta una resistencia a la flexi\u00f3n 50% superior a la del recubrimiento m\u00e1s fino (20 \u03bcm). En la prueba de flexi\u00f3n de la placa de circuito impreso (radio de flexi\u00f3n de 5 mm), la tasa de rotura se reduce de 10% a 2%.<\/td><\/tr><tr><td>Evita que el grosor de la pared del orificio sea irregular<\/td><td>La desviaci\u00f3n del espesor del recubrimiento en la pared de cada orificio es \u2264\u00b13 \u03bcm. Las irregularidades provocar\u00e1n una concentraci\u00f3n local de tensiones y aumentar\u00e1n la velocidad de formaci\u00f3n de grietas tras ciclos de temperatura elevada (-40~125 \u2103).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Dise\u00f1o resistente al estr\u00e9s (que se adapta a los cambios ambientales)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptabilidad a los ciclos de temperatura:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Elige materiales con un coeficiente de expansi\u00f3n t\u00e9rmica (CTE) compatible.<\/td><td>La diferencia entre el CTE del sustrato y el del recubrimiento en torno a las v\u00edas apiladas es \u22645 ppm\/\u2103 (por ejemplo, el CTE del sustrato FR-4 es de 13 ppm\/\u2103, el del recubrimiento de cobre es de 17 ppm\/\u2103 y la diferencia es de 4 ppm\/\u2103), lo que reduce la fatiga del recubrimiento provocada por los ciclos t\u00e9rmicos;<\/td><\/tr><tr><td>Resina que rellena los poros<\/td><td>Para aplicaciones de alta fiabilidad (electr\u00f3nica de automoci\u00f3n, dispositivos m\u00e9dicos), se inyecta resina epoxi (CTE 8 ppm\/\u2103) en las v\u00edas apiladas para mejorar la resistencia a las variaciones de temperatura. Tras 1.000 ciclos t\u00e9rmicos, la tasa de agrietamiento disminuye de 81 TP3T a 0,51 TP3T.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptabilidad a las vibraciones:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>A\u00f1adir estructura de soporte<\/td><td>Se dise\u00f1aron nervaduras de refuerzo (de 0,2 mm de ancho) en la zona donde se encontraban las v\u00edas apiladas para mejorar la rigidez local de la placa de circuito impreso. Tras los ensayos de vibraci\u00f3n (10-2000 Hz, 30 g), la tasa de desprendimiento de las v\u00edas disminuy\u00f3 de 51 TP3T a 0,31 TP3T.<\/td><\/tr><tr><td>Evita la disposici\u00f3n en los bordes<\/td><td>Las v\u00edas apiladas deben estar situadas al menos a 2 mm del borde de la placa de circuito impreso. La tensi\u00f3n por vibraci\u00f3n en la zona del borde es entre 2 y 3 veces mayor que en la zona central, lo que puede provocar f\u00e1cilmente da\u00f1os en las v\u00edas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Lograr<\/strong> <strong>dise\u00f1o de compatibilidad de procesos<\/strong> <strong>garantiza<\/strong> <strong>capacidad de producci\u00f3n en serie y bajo coste.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Los dise\u00f1os de v\u00edas apiladas deben ser compatibles con los procesos de fabricaci\u00f3n de placas de circuito impreso existentes (perforaci\u00f3n, galvanoplastia, laminaci\u00f3n) para evitar que los costes se disparen o que disminuyan los \u00edndices de rendimiento debido a las limitaciones de los procesos.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Precisi\u00f3n de taladrado compatible<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Requisitos de precisi\u00f3n en la alineaci\u00f3n:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Desviaci\u00f3n del centro de las v\u00edas en capas m\u00faltiples<\/td><td>Desviaci\u00f3n del centro de los orificios pasantes en placas multicapa \u2264 \u00b10,01 mm (taladradora de alta precisi\u00f3n, como la Hitachi SE-8000, con una precisi\u00f3n de posicionamiento de \u00b10,005 mm);<\/td><\/tr><tr><td>Evita las aperturas ultrapeque\u00f1as<\/td><td>Di\u00e1metro del orificio \u2265 0,08 mm (las taladradoras convencionales pueden taladrar hasta un di\u00e1metro m\u00ednimo de 0,07 mm, pero la tasa de aprobaci\u00f3n es &lt; 80%), di\u00e1metro del orificio \u2265 0,1 mm, tasa de aprobaci\u00f3n \u2265 95%;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Optimizaci\u00f3n de la secuencia de perforaci\u00f3n:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>pedido<\/td><td>Primero, taladre los agujeros empotrados de la capa intermedia; a continuaci\u00f3n, taladre los agujeros ciegos de la capa superficial; y, por \u00faltimo, proceda al laminado (para evitar desviaciones de alineaci\u00f3n provocadas por el taladrado tras el laminado).<\/td><\/tr><tr><td>Ejemplo<\/td><td>En el caso de las v\u00edas apiladas de placas de circuito impreso de 8 capas, primero se perforar\u00e1n las v\u00edas enterradas L3\u2192L4 y L5\u2192L6, y a continuaci\u00f3n, tras el laminado, se perforar\u00e1n las v\u00edas ciegas L1\u2192L2 y L7\u2192L8, con una desviaci\u00f3n de alineaci\u00f3n de \u2264\u00b10,008 mm.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Compatible con el proceso de galvanoplastia<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Garant\u00eda de la uniformidad del recubrimiento:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Apertura y profundidad<\/td><td>La relaci\u00f3n entre la abertura y la profundidad debe ser \u22641:3 (por ejemplo, una abertura de 0,2 mm corresponde a una profundidad \u22640,6 mm). Una relaci\u00f3n demasiado elevada (1:5) provocar\u00e1 una distribuci\u00f3n desigual de la corriente dentro de la abertura y una desviaci\u00f3n en el espesor del recubrimiento &gt;\u00b15 \u03bcm.<\/td><\/tr><tr><td>Galvanoplastia por impulsos<\/td><td>En comparaci\u00f3n con la galvanoplastia de corriente continua, la galvanoplastia por impulsos (frecuencia de 1000 Hz) permite reducir la desviaci\u00f3n del espesor de la capa de recubrimiento en el interior del orificio de \u00b16 \u03bcm a \u00b12 \u03bcm;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Limpieza previa al tratamiento:<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Al dise\u00f1ar, evite crear \u201cesquinas muertas\u201d en el interior de los orificios (como transiciones en \u00e1ngulo recto en orificios escalonados). Las esquinas muertas tienden a retener contaminantes, lo que da lugar a una tasa de vac\u00edos en el recubrimiento superior a 10%. Se requieren transiciones con esquinas redondeadas (radio de 0,05 mm).<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Compatible con el proceso de laminaci\u00f3n<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Ajuste de los par\u00e1metros de laminaci\u00f3n:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>espesor del sustrato en la zona de las v\u00edas apiladas<\/td><td>La desviaci\u00f3n del espesor del sustrato en la zona de las v\u00edas apiladas debe ser \u2264\u00b15% (por ejemplo, si el espesor de la capa de dise\u00f1o es de 0,2 mm, el espesor real debe estar comprendido entre 0,19 y 0,21 mm). Una desviaci\u00f3n excesiva provocar\u00e1 una desalineaci\u00f3n de las v\u00edas tras la laminaci\u00f3n.<\/td><\/tr><tr><td>Temperatura de laminaci\u00f3n<\/td><td>El gradiente de temperatura de laminaci\u00f3n debe ser \u22642 \u2103\/min (velocidad de calentamiento) para evitar un aumento brusco de la temperatura que pudiera provocar la deformaci\u00f3n del sustrato y afectar a la alineaci\u00f3n de las v\u00edas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Compatibilidad con la m\u00e1scara de soldadura:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Apertura de la capa de resina fotosensible<\/td><td>El tama\u00f1o de la abertura de la m\u00e1scara de soldadura debe ser entre 0,05 y 0,1 mm mayor que el de la almohadilla (por ejemplo, una almohadilla de 0,4 mm corresponde a una abertura de entre 0,45 y 0,5 mm) para evitar que la m\u00e1scara de soldadura cubra la almohadilla, lo que podr\u00eda provocar una soldadura defectuosa.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>resumen<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">El dise\u00f1o de v\u00edas apiladas en placas de circuito impreso (PCB) requiere una \u201ccolaboraci\u00f3n multidimensional\u201d: el rendimiento el\u00e9ctrico asegura la calidad de la se\u00f1al, la fiabilidad mec\u00e1nica garantiza la estabilidad a largo plazo y la compatibilidad de procesos permite la producci\u00f3n en serie. Estos tres aspectos son indispensables, y los par\u00e1metros de dise\u00f1o deben optimizarse din\u00e1micamente en funci\u00f3n de cada caso concreto (alta frecuencia, alta fiabilidad, alta densidad).<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Problemas habituales en el apilamiento de v\u00edas y c\u00f3mo evitarlos<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Aunque las v\u00edas apiladas ofrecen ventajas significativas, tambi\u00e9n plantean retos que, si no se abordan, pueden afectar a tu dise\u00f1o. A continuaci\u00f3n se indican algunos problemas habituales y sus soluciones:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Desalineaci\u00f3n de la perforaci\u00f3n<\/td><td>Las brocas desalineadas pueden provocar conexiones sueltas o v\u00edas apiladas poco resistentes. Utiliza herramientas de dise\u00f1o avanzadas con comprobaciones autom\u00e1ticas de alineaci\u00f3n y colabora con fabricantes que garantizan la precisi\u00f3n mediante el taladrado con l\u00e1ser.<\/td><\/tr><tr><td>tensi\u00f3n t\u00e9rmica<\/td><td>Los orificios pasantes que atraviesan varias capas son propensos a sufrir tensiones por expansi\u00f3n t\u00e9rmica, lo que puede provocar grietas. Limita la altura de los orificios pasantes y utiliza materiales con un coeficiente de expansi\u00f3n t\u00e9rmica (CTE) compatible tanto para los orificios pasantes como para el sustrato de la placa de circuito impreso.<\/td><\/tr><tr><td>P\u00e9rdida de se\u00f1al<\/td><td>Las se\u00f1ales de alta velocidad transmitidas a trav\u00e9s de v\u00edas apiladas pueden sufrir p\u00e9rdidas de se\u00f1al debido a discontinuidades de impedancia. Minimice la longitud de las v\u00edas y utilice el taladrado inverso para eliminar los tramos de v\u00eda no utilizados, con el fin de reducir la reflexi\u00f3n de la se\u00f1al.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Consideraciones sobre el dise\u00f1o de la estructura de las placas de circuito impreso<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">A continuaci\u00f3n se ofrece un an\u00e1lisis m\u00e1s detallado de las consideraciones de dise\u00f1o para cada estructura de PCB:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>n\u00famero de plantas<\/td><td>El n\u00famero adecuado de capas debe determinarse en funci\u00f3n de la complejidad del circuito y de la funcionalidad requerida. Deben tenerse en cuenta factores como la densidad de se\u00f1ales, la distribuci\u00f3n de potencia y el aislamiento del ruido.<\/td><\/tr><tr><td>Integridad de la se\u00f1al<\/td><td>Planificar la disposici\u00f3n de las capas de se\u00f1al es fundamental para minimizar la atenuaci\u00f3n de la se\u00f1al y mantener una buena integridad de la se\u00f1al. Un orden adecuado de las capas, el control de la impedancia y unas constantes diel\u00e9ctricas controladas son esenciales para gestionar problemas de integridad de la se\u00f1al, como la diafon\u00eda, la reflexi\u00f3n de la se\u00f1al y el desajuste de impedancia.<\/td><\/tr><tr><td>Plano de alimentaci\u00f3n y de tierra<\/td><td>Se han asignado fuentes de alimentaci\u00f3n espec\u00edficas y planos de tierra para proporcionar una red de distribuci\u00f3n de energ\u00eda estable y de baja impedancia. Los planos de tierra ayudan a reducir el ruido, mejoran la calidad de la se\u00f1al y favorecen la disipaci\u00f3n del calor.<\/td><\/tr><tr><td>Desacoplamiento planar<\/td><td>La inclusi\u00f3n de condensadores de desacoplamiento cerca de los planos de alimentaci\u00f3n y de tierra ayuda a suprimir el ruido de alta frecuencia y a proporcionar una alimentaci\u00f3n limpia a los componentes sensibles. La colocaci\u00f3n y selecci\u00f3n adecuadas de los condensadores de desacoplamiento son fundamentales para lograr un desacoplamiento eficaz.<\/td><\/tr><tr><td>Precauciones ante el calor<\/td><td>Incorpora v\u00edas t\u00e9rmicas y distribuye los planos t\u00e9rmicos dentro de la pila para gestionar la disipaci\u00f3n del calor. Ten en cuenta el calor generado por los componentes y dise\u00f1a la pila de manera que se garantice una gesti\u00f3n t\u00e9rmica adecuada.<\/td><\/tr><tr><td>Precauciones relativas a las interferencias electromagn\u00e9ticas (EMI) y la compatibilidad electromagn\u00e9tica (EMC)<\/td><td>Planifica la disposici\u00f3n de las capas para minimizar las interferencias electromagn\u00e9ticas (EMI) y garantizar la compatibilidad electromagn\u00e9tica (EMC). Para ello, es necesario colocar cuidadosamente las capas de se\u00f1al y de alimentaci\u00f3n, utilizar capas de apantallamiento cuando sea necesario y tener en cuenta las t\u00e9cnicas de puesta a tierra adecuadas.<\/td><\/tr><tr><td>Restricciones de fabricaci\u00f3n<\/td><td>A la hora de dise\u00f1ar la estructura de capas, hay que tener en cuenta las capacidades y limitaciones de fabricaci\u00f3n del fabricante de placas de circuito impreso, como el ancho y el espaciado m\u00ednimos de las pistas, el tama\u00f1o m\u00ednimo de los orificios de taladrado y la disponibilidad de materiales.<\/td><\/tr><tr><td>Selecci\u00f3n de materiales<\/td><td>Elige el material laminado adecuado en funci\u00f3n de las prestaciones el\u00e9ctricas y t\u00e9rmicas requeridas, as\u00ed como de las consideraciones de coste. Los distintos materiales presentan diferentes constantes diel\u00e9ctricas, tangentes de p\u00e9rdida y conductividad t\u00e9rmica, factores que influyen en el rendimiento global de la placa de circuito impreso.<\/td><\/tr><tr><td>Clasificaci\u00f3n de capas de se\u00f1al<\/td><td>Determinar el orden de las capas de se\u00f1al en una pila es fundamental para minimizar la diafon\u00eda y garantizar un enrutamiento eficiente. Agrupar las capas de se\u00f1al de alta velocidad y separarlas de las de baja velocidad puede ayudar a gestionar la integridad de la se\u00f1al.<\/td><\/tr><tr><td>Impedancia controlada<\/td><td>El dise\u00f1o de estructuras con impedancia controlada para se\u00f1ales cr\u00edticas de alta velocidad implica calcular y controlar los anchos de las pistas, los espesores diel\u00e9ctricos y la separaci\u00f3n entre capas para alcanzar los valores de impedancia deseados.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Cumple con las normas IPC sobre v\u00edas apiladas<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Las normas IPC apiladas ofrecen directrices para garantizar la calidad y la fiabilidad de<a href=\"https:\/\/geyuanelectronics.com\/es\/pcb\/fabricacion-de-placas-de-circuito-impreso\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/pcb-manufacturing\/\"> Fabricaci\u00f3n de placas de circuito impreso<\/a>. Estas normas, elaboradas por la Asociaci\u00f3n de Circuitos Impresos (IPC), abarcan todos los aspectos del dise\u00f1o de v\u00edas, incluidas las dimensiones, el espaciado y los procesos de fabricaci\u00f3n. Entre las principales normas de la IPC relacionadas con las v\u00edas apiladas se incluyen:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>IPC-2221<\/td><td>Esta norma describe los principios generales de dise\u00f1o de las placas de circuito impreso (PCB), incluyendo la separaci\u00f3n entre v\u00edas y los espacios libres. Recomienda unos espacios m\u00ednimos en funci\u00f3n de los niveles de tensi\u00f3n para evitar descargas el\u00e9ctricas. Por ejemplo, a 100 V, se recomienda un espacio de al menos 0,25 mm entre los componentes conductores.<\/td><\/tr><tr><td>IPC-6012<\/td><td>Se centra en las caracter\u00edsticas y el rendimiento de las placas de circuito impreso r\u00edgidas. Especifica los requisitos relativos al espesor y la calidad del recubrimiento de las v\u00edas para garantizar que las v\u00edas apiladas puedan soportar las tensiones t\u00e9rmicas y mec\u00e1nicas. Para garantizar la fiabilidad, normalmente se exige un espesor m\u00ednimo de recubrimiento de entre 20 y 25 micr\u00f3metros.<\/td><\/tr><tr><td>IPC-4761<\/td><td>El recubrimiento debe realizarse mediante m\u00e9todos de protecci\u00f3n y relleno. En el caso de las v\u00edas apiladas, se recomienda utilizar un relleno conductor o un recubrimiento para evitar huecos y mejorar la integridad estructural.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">El cumplimiento de estas normas no solo mejora la fiabilidad del dise\u00f1o, sino que tambi\u00e9n garantiza la compatibilidad con la mayor\u00eda de los fabricantes. El incumplimiento de las mismas puede provocar retrasos en la fabricaci\u00f3n o fallos en las placas de circuito impreso durante las pruebas o el funcionamiento.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Colaboraci\u00f3n con Geyuan Electronics en<\/strong> <strong>un proyecto de placa de circuito impreso a medida que incluye<\/strong> <strong>v\u00edas apiladas<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Un proyecto de placa de circuito impreso (PCB) a medida con v\u00edas apiladas requiere una estrecha colaboraci\u00f3n con el fabricante de la PCB. Si est\u00e1s plante\u00e1ndote llevar a cabo este tipo de proyecto con Geyuan Electronics, aqu\u00ed tienes algunos consejos para garantizar que todo vaya sobre ruedas:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Comparte tus archivos de dise\u00f1o detallados<\/td><td>Facil\u00edtenos documentaci\u00f3n de dise\u00f1o clara y precisa, incluyendo especificaciones, detalles de la estructura y requisitos de materiales.&nbsp;<\/td><\/tr><tr><td>Analizar las capacidades y las disposiciones lo antes posible<\/td><td>No todos los fabricantes disponen del equipo ni de la experiencia necesarios para gestionar dise\u00f1os complejos de v\u00edas apiladas, pero el equipo de ingenier\u00eda de Geyuan Electronics puede analizar estos aspectos contigo con antelaci\u00f3n. Por lo tanto, te rogamos que confirmes con nosotros las caracter\u00edsticas antes de dar por finalizado tu dise\u00f1o, como el tama\u00f1o m\u00ednimo de las v\u00edas y las restricciones de apilamiento.<\/td><\/tr><tr><td>Solicitar comentarios sobre el dise\u00f1o para la fabricabilidad (DFM)<\/td><td>Muchos fabricantes ofrecen revisiones de \u00abDise\u00f1o para la fabricaci\u00f3n\u00bb (DFM) con el fin de identificar posibles problemas de dise\u00f1o, como dificultades de alineaci\u00f3n o de relaci\u00f3n de aspecto, antes de que comience la producci\u00f3n. Geyuan Electronics no es una excepci\u00f3n.<\/td><\/tr><tr><td>Plan de pruebas<\/td><td>Nos hemos asociado con Geyuan Electronics para establecer protocolos de ensayo, como la inspecci\u00f3n por rayos X para la detecci\u00f3n de huecos, con el fin de garantizar la fiabilidad de las v\u00edas apiladas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Resumir<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Las v\u00edas apiladas suponen un gran avance en el sector de las placas de circuito impreso (PCB) de alta densidad, ya que permiten crear dispositivos electr\u00f3nicos m\u00e1s peque\u00f1os, m\u00e1s r\u00e1pidos y m\u00e1s potentes. Este art\u00edculo ofrece una nueva perspectiva sobre los fundamentos del dise\u00f1o de v\u00edas apiladas para PCB, resumiendo nuestras estrategias de dise\u00f1o en aplicaciones pr\u00e1cticas, los m\u00e9todos de optimizaci\u00f3n colaborativa para la compatibilidad de procesos y los aspectos clave que hay que evitar. Siguiendo las mejores pr\u00e1cticas descritas en esta gu\u00eda exhaustiva sobre v\u00edas apiladas, podr\u00e1 optimizar los dise\u00f1os personalizados de placas de circuito impreso para mejorar su rendimiento y facilidad de fabricaci\u00f3n. Si su proyecto requiere un fabricante profesional de placas de circuito impreso, p\u00f3ngase en contacto con nosotros. Nos encargamos de todo, desde la optimizaci\u00f3n del dise\u00f1o y la creaci\u00f3n de prototipos hasta el montaje y la producci\u00f3n a gran escala.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><\/p>","protected":false},"excerpt":{"rendered":"<p>A comprehensive guide to PCB stacked via design strategies and collaborative optimization methods for process compatibility If you&#8217;re looking for a collaborative approach to optimizing PCB design and process compatibility using stacked vias, you&#8217;ve come to the right place. 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