{"id":13524,"date":"2026-10-19T03:56:30","date_gmt":"2026-10-19T03:56:30","guid":{"rendered":"https:\/\/geyuanelectronics.com\/?p=13524"},"modified":"2026-10-19T03:58:14","modified_gmt":"2026-10-19T03:58:14","slug":"un-guide-complet-sur-les-strategies-de-conception-des-vias-empiles-sur-circuits-imprimes-et-les-methodes-doptimisation-collaborative-pour-assurer-la-compatibilite-des-procedes","status":"publish","type":"post","link":"https:\/\/geyuanelectronics.com\/fr\/a-comprehensive-guide-to-pcb-stacked-via-design-strategies-and-collaborative-optimization-methods-for-process-compatibility\/","title":{"rendered":"Guide complet sur les strat\u00e9gies de conception des vias empil\u00e9s dans les circuits imprim\u00e9s et les m\u00e9thodes d'optimisation collaborative pour assurer la compatibilit\u00e9 avec les proc\u00e9d\u00e9s de fabrication"},"content":{"rendered":"<nav aria-label=\"fil d&#039;Ariane\" class=\"rank-math-breadcrumb\"><p><span class=\"last\">Accueil<\/span><\/p><\/nav>\n\n\n\n<h1 class=\"wp-block-heading has-x-large-font-size\"><strong>Un guide complet sur<\/strong> <strong>Conception des vias empil\u00e9es sur un circuit imprim\u00e9<\/strong> <strong>strat\u00e9gies et<\/strong> <strong>m\u00e9thodes d'optimisation collaborative pour la compatibilit\u00e9 des processus<\/strong><strong><\/strong><\/h1>\n\n\n\n<p class=\"wp-block-paragraph\">Si vous recherchez une approche collaborative pour optimiser <a href=\"https:\/\/geyuanelectronics.com\/fr\/capacites\/conception-de-circuits\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/capabilities\/circuit-design\/\">Conception de circuits imprim\u00e9s<\/a> et la compatibilit\u00e9 des processus gr\u00e2ce aux vias empil\u00e9s, vous \u00eates au bon endroit. Les vias empil\u00e9s sont des composants essentiels des cartes \u00e0 interconnexions haute densit\u00e9 (HDI), permettant des transitions efficaces entre les couches dans des conceptions compactes. Mais comment s'assurer qu'ils sont correctement mis en \u0153uvre ? Et comment ce processus peut-il \u00eatre optimis\u00e9 de mani\u00e8re collaborative ? Ce guide aborde en d\u00e9tail les r\u00e8gles de conception des vias empil\u00e9s, les d\u00e9fis et solutions concrets rencontr\u00e9s lors de la conception, ainsi que l\u2019empilement des vias conform\u00e9ment aux normes IPC, afin de vous aider \u00e0 ma\u00eetriser leur utilisation.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Que sont les vias empil\u00e9s ?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Les vias empil\u00e9es sont des interconnexions verticales plac\u00e9es directement les unes au-dessus des autres afin de relier plusieurs couches dans un<a href=\"https:\/\/geyuanelectronics.com\/fr\/pcb\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/\"> circuit imprim\u00e9 (PCB)<\/a>. Contrairement aux vias entrelac\u00e9es d\u00e9cal\u00e9es, les vias empil\u00e9es permettent de gagner de la place, ce qui les rend id\u00e9ales pour les conceptions HDI soumises \u00e0 des contraintes d'espace. L'importance des vias empil\u00e9es r\u00e9side dans leur capacit\u00e9 \u00e0 prendre en charge des signaux \u00e0 haute vitesse et des agencements denses. Cependant, une conception inad\u00e9quate peut entra\u00eener des probl\u00e8mes tels que l\u2019att\u00e9nuation du signal, des d\u00e9fauts de fabrication ou des failles structurelles. C\u2019est pourquoi la compr\u00e9hension des r\u00e8gles et des bonnes pratiques en mati\u00e8re de conception de vias empil\u00e9s est cruciale pour tout ing\u00e9nieur en circuits imprim\u00e9s cherchant \u00e0 obtenir des cartes fiables et efficaces. Dans les applications actuelles du march\u00e9, les circuits imprim\u00e9s pr\u00e9sentant cette conception sont g\u00e9n\u00e9ralement utilis\u00e9s dans des produits \u00e9lectroniques complexes tels que les smartphones, les tablettes et les dispositifs m\u00e9dicaux de pointe.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Pourquoi l'empilement des couches d'un circuit imprim\u00e9 est-il n\u00e9cessaire ?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">La conception d'empilements de circuits imprim\u00e9s est essentielle pour la conception de cartes \u00e9lectroniques \u00e0 haut rendement. Ces conceptions d'empilement offrent de nombreux avantages. Tout d'abord, elles permettent <a href=\"https:\/\/geyuanelectronics.com\/fr\/services\/circuit-imprime-multicouche\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/services\/multilayer-pcb\/\">circuit imprim\u00e9 multicouche<\/a> des structures qui am\u00e9liorent la distribution de l\u2019\u00e9nergie, pr\u00e9viennent les interf\u00e9rences \u00e9lectromagn\u00e9tiques (EMI), limitent la diaphonie et permettent la transmission de signaux \u00e0 haut d\u00e9bit. Par cons\u00e9quent, l\u2019objectif principal de cette conception d\u2019empilement est de disposer plusieurs circuits \u00e9lectroniques sur un seul circuit imprim\u00e9 gr\u00e2ce \u00e0 plusieurs couches. Au-del\u00e0 de cela, la structure d\u2019empilement du circuit imprim\u00e9 offre d\u2019autres avantages significatifs. Il s\u2019agit notamment de minimiser la vuln\u00e9rabilit\u00e9 de la carte au bruit externe et de r\u00e9duire les probl\u00e8mes de diaphonie et d\u2019imp\u00e9dance dans les syst\u00e8mes \u00e0 haut d\u00e9bit. Une bonne structure d\u2019empilement de circuits imprim\u00e9s peut \u00e9galement contribuer \u00e0 r\u00e9duire les co\u00fbts de production finaux. En optimisant l\u2019efficacit\u00e9 et en am\u00e9liorant la compatibilit\u00e9 \u00e9lectromagn\u00e9tique tout au long du projet, les structures d\u2019empilement de circuits imprim\u00e9s permettent de gagner du temps et de r\u00e9aliser des \u00e9conomies.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Lignes directrices<\/strong> <strong>sur la conception des vias d'empilement des circuits imprim\u00e9s<\/strong> <strong>strat\u00e9gies<\/strong> <strong>et les m\u00e9thodes d'optimisation de la compatibilit\u00e9 des proc\u00e9d\u00e9s<\/strong> <strong>dans des projets concrets.<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Vous trouverez ci-dessous un r\u00e9sum\u00e9 des strat\u00e9gies de conception des vias empil\u00e9s sur les circuits imprim\u00e9s (PCB) et des m\u00e9thodes d\u2019optimisation de la compatibilit\u00e9 des proc\u00e9d\u00e9s associ\u00e9es, compil\u00e9 par l\u2019\u00e9quipe d\u2019ing\u00e9nieurs de Geyuan Electronics sur la base de nombreuses ann\u00e9es d\u2019exp\u00e9rience pratique acquise au cours de divers projets. La conception de vias empil\u00e9s sur un circuit imprim\u00e9 ne se r\u00e9sume pas simplement \u00e0 \u201c aligner plusieurs couches de vias \u201d ; elle n\u00e9cessite de prendre en compte trois aspects essentiels : les performances \u00e9lectriques (int\u00e9grit\u00e9 du signal, adaptation d\u2019imp\u00e9dance), la fiabilit\u00e9 m\u00e9canique (capacit\u00e9 de charge, r\u00e9sistance aux contraintes) et la compatibilit\u00e9 avec les proc\u00e9d\u00e9s (pr\u00e9cision de per\u00e7age, faisabilit\u00e9 du placage). Un \u00e9cart d\u2019adaptation d\u2019imp\u00e9dance de 5 \u03a9 peut entra\u00eener une d\u00e9t\u00e9rioration de la r\u00e9flectivit\u00e9 des signaux haute fr\u00e9quence, qui passe de -20 dB \u00e0 -15 dB ; une pr\u00e9cision d\u2019alignement sup\u00e9rieure \u00e0 \u00b10,01 mm peut faire passer le taux de rupture de placage de 11 TP3T \u00e0 81 TP3T ; et l\u2019incompatibilit\u00e9 des proc\u00e9d\u00e9s peut entra\u00eener le rejet de lots (rendement &lt; 701 TP3T). Aujourd\u2019hui, nous analysons non seulement les principes fondamentaux de conception des vias empil\u00e9s sur circuits imprim\u00e9s, mais nous combinons \u00e9galement des param\u00e8tres sp\u00e9cifiques et des \u00e9tudes de cas rencontr\u00e9s par notre \u00e9quipe dans le cadre de projets concrets afin de vous aider \u00e0 r\u00e9aliser des conceptions de vias empil\u00e9s \u201c hautement performantes, hautement fiables et adapt\u00e9es \u00e0 la production en s\u00e9rie \u201d.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>D\u00e9finir les priorit\u00e9s<\/strong> <strong>performances \u00e9lectriques<\/strong> <strong>et<\/strong> <strong>garantir l'int\u00e9grit\u00e9 du signal et l'adaptation d'imp\u00e9dance.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">En tant que \u201c canal \u201d de transmission des signaux entre les couches, les performances \u00e9lectriques des vias empil\u00e9s d\u00e9terminent directement la qualit\u00e9 globale du signal du circuit imprim\u00e9 ; l'imp\u00e9dance, les param\u00e8tres parasites et la diaphonie doivent donc \u00eatre soigneusement contr\u00f4l\u00e9s.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Conception de l'adaptation d'imp\u00e9dance (principe fondamental)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Imp\u00e9dance cible : l'imp\u00e9dance des vias empil\u00e9s doit correspondre \u00e0 celle des lignes connect\u00e9es (par exemple, une ligne RF de 50 \u03a9 correspond \u00e0 un via empil\u00e9 de 50 \u03a9) afin d'\u00e9viter toute r\u00e9flexion du signal due \u00e0 des variations brusques d'imp\u00e9dance ;<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>M\u00e9thode de calcul de l'imp\u00e9dance :<\/strong><strong><\/strong><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Formule : Z = (60 \/ \u221a\u03b5r) \u00d7 ln (4h\/d) (Formule simplifi\u00e9e, o\u00f9 \u03b5r est la constante di\u00e9lectrique du substrat du circuit imprim\u00e9, h est l'\u00e9paisseur du substrat et d est le diam\u00e8tre du via) ;<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Exemple : pour un substrat FR-4 (\u03b5r = 4,4), h = 0,2 mm, d = 0,2 mm, on obtient Z \u2248 52 \u03a9, ce qui est proche de la valeur cible de 50 \u03a9. Il est possible d'obtenir une valeur de Z = 50 \u03a9 en ajustant finement l'ouverture (par exemple, d = 0,21 mm).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Strat\u00e9gie d'optimisation :<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>R\u00e9glage de l'ouverture<strong><\/strong><\/td><td>\u00c0 mesure que l'ouverture augmente, l'imp\u00e9dance diminue (par exemple, lorsque d passe de 0,18 mm \u00e0 0,22 mm, Z diminue de 55 \u03a9 \u00e0 48 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Changer le substrat<strong><\/strong><\/td><td>Dans les applications \u00e0 haute fr\u00e9quence, utilisez des substrats \u00e0 faible constante di\u00e9lectrique (tels que le Rogers RO4350B, \u03b5r = 3,48) afin de r\u00e9duire les variations d'imp\u00e9dance.<strong><\/strong><\/td><\/tr><tr><td>Ajouter une mise \u00e0 la terre via<strong><\/strong><\/td><td>Une piste de masse (espacement de 0,5 mm) est plac\u00e9e \u00e0 moins de 1 mm autour des vias empil\u00e9s afin de former un \u201c anneau de blindage \u201d et de stabiliser l'imp\u00e9dance (\u00e9cart \u2264 \u00b12 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Cas<strong><\/strong><\/td><td>Notre \u00e9quipe a dans un premier temps con\u00e7u l'imp\u00e9dance des vias d'un empilement de circuits imprim\u00e9s RF 5G pr\u00e9sentant une imp\u00e9dance de 58 \u03a9 (objectif : 50 \u03a9) et une r\u00e9flectivit\u00e9 du signal de -14 dB (sup\u00e9rieure \u00e0 la norme). En augmentant le diam\u00e8tre des vias de 0,18 mm \u00e0 0,22 mm et en ajoutant deux vias de mise \u00e0 la terre autour, l'imp\u00e9dance est tomb\u00e9e \u00e0 50,5 \u03a9 et la r\u00e9flectivit\u00e9 a \u00e9t\u00e9 optimis\u00e9e \u00e0 -22 dB, r\u00e9pondant ainsi aux exigences.<strong><\/strong><\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\">2.&nbsp;<strong>Contr\u00f4le des param\u00e8tres parasites (r\u00e9duction des pertes de signal)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Inductance et capacit\u00e9 parasites<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Inductance parasite (L)<\/td><td>La valeur L des vias empil\u00e9s d\u00e9pend principalement de la longueur de la paroi du via. Plus cette longueur est courte, plus L est faible (par exemple, L = 2nH pour une profondeur de via de 0,3 mm, L = 4nH pour une profondeur de via de 0,6 mm). La perte des signaux \u00e0 haute fr\u00e9quence (&gt; 10 GHz) augmente avec l'augmentation de L.<\/td><\/tr><tr><td>Capacit\u00e9 parasite (C)<\/td><td>La capacit\u00e9 C provient principalement du couplage entre la paroi du trou et la couche de mise \u00e0 la terre. Plus le diam\u00e8tre du trou est grand et plus la couche de mise \u00e0 la terre est proche, plus la capacit\u00e9 C sera importante (par exemple, C = 0,8 pF pour d = 0,2 mm et une distance par rapport \u00e0 la couche de mise \u00e0 la terre de 0,1 mm). Une valeur excessive de C ralentira le temps de mont\u00e9e du signal (par exemple, un signal dont le temps de mont\u00e9e est de 100 ps passera \u00e0 150 ps si C = 1 pF).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Strat\u00e9gie d'optimisation<\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>r\u00e9duire la profondeur du trou<\/td><td>Privil\u00e9gier l'empilement des vias aveugles\/enfouies (profondeur des trous : 0,2 \u00e0 0,5 mm) et \u00e9viter l'empilement des vias traversants (profondeur des trous : 1,6 mm, L = 8 nH) ;<\/td><\/tr><tr><td>Augmenter la distance de mise \u00e0 la terre<\/td><td>La distance entre le plan de masse et la via est pass\u00e9e de 0,1 mm \u00e0 0,2 mm, et C a diminu\u00e9 de 0,8 pF \u00e0 0,4 pF ;<\/td><\/tr><tr><td>Vias empil\u00e9s diff\u00e9rentiels<\/td><td>Les signaux diff\u00e9rentiels \u00e0 haute fr\u00e9quence (tels que l'USB 4.0) utilisent une paire de vias superpos\u00e9s avec adaptation d'imp\u00e9dance diff\u00e9rentielle (par exemple 100 \u03a9) afin de r\u00e9duire l'influence des param\u00e8tres parasites.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Suppression de la diaphonie (sc\u00e9narios impliquant plusieurs vias)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Sources de diaphonie : couplage \u00e9lectromagn\u00e9tique entre des vias empil\u00e9s adjacents. Plus l'espacement est r\u00e9duit et plus la fr\u00e9quence du signal est \u00e9lev\u00e9e, plus la diaphonie est importante (par exemple, un signal de 25 GHz avec un espacement de 0,5 mm pr\u00e9sente une diaphonie de -18 dB).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Strat\u00e9gie de suppression<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Augmenter l'espacement<\/td><td>Lorsque l'espacement entre les vias empil\u00e9es est \u2265 2 fois le diam\u00e8tre de la via (par exemple, un espacement \u2265 0,4 mm correspond \u00e0 un diam\u00e8tre de via de 0,2 mm), la diaphonie des signaux \u00e0 25 GHz peut \u00eatre r\u00e9duite \u00e0 moins de -25 dB ;<\/td><\/tr><tr><td>Isolation de mise \u00e0 la terre<\/td><td>En pla\u00e7ant des vias de mise \u00e0 la terre (espac\u00e9es de 0,3 mm) entre des vias empil\u00e9s adjacents afin de former une \u201c paroi d'isolation \u201d, la diaphonie est encore r\u00e9duite de 5 \u00e0 8 dB ;<\/td><\/tr><tr><td>Mise en page par couches<\/td><td>R\u00e9partissez les vias empil\u00e9s destin\u00e9s aux signaux haute fr\u00e9quence (tels que les signaux radiofr\u00e9quence) et aux signaux basse fr\u00e9quence (tels que les signaux d'alimentation) sur des couches diff\u00e9rentes afin de r\u00e9duire la diaphonie entre les couches.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>R\u00e9ussir<\/strong> <strong>conception ax\u00e9e sur la fiabilit\u00e9 m\u00e9canique<\/strong> <strong>\u00e0<\/strong> <strong>garantir un fonctionnement stable \u00e0 long terme<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Les vias empil\u00e9s doivent r\u00e9sister aux contraintes subies lors de la fabrication du circuit imprim\u00e9 (laminage, per\u00e7age) et lors de son utilisation (cycles thermiques, vibrations). Une fiabilit\u00e9 m\u00e9canique insuffisante peut entra\u00eener des \u201c fissures de placage et un d\u00e9collement des pastilles \u201d ; il est donc important de contr\u00f4ler la r\u00e9sistance structurelle et la r\u00e9sistance aux contraintes.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Conception de la r\u00e9sistance structurelle<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Renfort du patin :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Augmenter la taille du tampon<\/td><td>Le diam\u00e8tre du plot est pass\u00e9 de 0,3 mm \u00e0 0,4 mm, la surface de contact entre le plot et le circuit a augment\u00e9 de 44% et la r\u00e9sistance \u00e0 la traction est pass\u00e9e de 5 N \u00e0 8 N ;<\/td><\/tr><tr><td>Ajouter une transition en forme de larme<\/td><td>Une conception en forme de goutte (rayon de 0,1 mm) au niveau de la jonction entre le plot et le circuit est utilis\u00e9e pour \u00e9viter la concentration des contraintes (la contrainte est ainsi r\u00e9duite de 100 MPa \u00e0 60 MPa).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Contr\u00f4le de l'\u00e9paisseur de la paroi du trou :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>\u00c9paisseur du rev\u00eatement du trou<\/td><td>L'\u00e9paisseur du rev\u00eatement est \u2265 25 \u03bcm (norme IPC). Le rev\u00eatement plus \u00e9pais (35 \u03bcm) pr\u00e9sente une r\u00e9sistance \u00e0 la flexion sup\u00e9rieure \u00e0 celle du rev\u00eatement plus fin (20 \u03bcm). Lors de l'essai de flexion du circuit imprim\u00e9 (rayon de courbure de 5 mm), le taux de rupture passe de 10% \u00e0 2%.<\/td><\/tr><tr><td>\u00c9viter les irr\u00e9gularit\u00e9s dans l'\u00e9paisseur des parois des trous<\/td><td>L'\u00e9cart d'\u00e9paisseur du rev\u00eatement sur la paroi de chaque trou est \u2264 \u00b1 3 \u03bcm. Toute irr\u00e9gularit\u00e9 entra\u00eenera une concentration locale de contraintes et augmentera le taux de fissuration apr\u00e8s des cycles de temp\u00e9rature \u00e9lev\u00e9s (-40 \u00e0 125 \u00b0C).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Conception r\u00e9sistante au stress (s'adaptant aux changements environnementaux)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptabilit\u00e9 aux cycles thermiques :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Choisissez des mat\u00e9riaux dont le coefficient de dilatation thermique (CTE) est compatible.<\/td><td>La diff\u00e9rence entre le CTE du substrat et celui du rev\u00eatement autour des vias empil\u00e9s est \u2264 5 ppm\/\u2103 (par exemple, le CTE du substrat FR-4 est de 13 ppm\/\u2103, celui du rev\u00eatement en cuivre est de 17 ppm\/\u2103, soit une diff\u00e9rence de 4 ppm\/\u2103), ce qui r\u00e9duit la fatigue du rev\u00eatement due aux cycles thermiques ;<\/td><\/tr><tr><td>R\u00e9sine comblant les pores<\/td><td>Pour les applications exigeant une fiabilit\u00e9 \u00e9lev\u00e9e (\u00e9lectronique automobile, dispositifs m\u00e9dicaux), on injecte de la r\u00e9sine \u00e9poxy (CTE de 8 ppm\/\u2103) dans les vias empil\u00e9s afin d'am\u00e9liorer la r\u00e9sistance aux contraintes thermiques. Apr\u00e8s 1 000 cycles thermiques, le taux de fissuration passe de 81 TP3T \u00e0 0,51 TP3T.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptabilit\u00e9 aux vibrations :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Ajouter une structure de soutien<\/td><td>Des nervures de renfort (de 0,2 mm de large) ont \u00e9t\u00e9 con\u00e7ues dans la zone o\u00f9 se trouvaient les vias empil\u00e9s afin d'am\u00e9liorer la rigidit\u00e9 locale du circuit imprim\u00e9. Apr\u00e8s des essais de vibration (10-2 000 Hz, 30 g), le taux de d\u00e9tachement des vias est pass\u00e9 de 51 TP3T \u00e0 0,31 TP3T.<\/td><\/tr><tr><td>\u00c9vitez la mise en page en bordure<\/td><td>Les vias empil\u00e9es doivent \u00eatre situ\u00e9es \u00e0 au moins 2 mm du bord du circuit imprim\u00e9. Les contraintes dues aux vibrations sont 2 \u00e0 3 fois plus \u00e9lev\u00e9es au niveau des bords qu'au centre, ce qui peut facilement endommager les vias.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>R\u00e9ussir<\/strong> <strong>conception de la compatibilit\u00e9 des proc\u00e9d\u00e9s<\/strong> <strong>garantit<\/strong> <strong>une capacit\u00e9 de production en s\u00e9rie et un faible co\u00fbt.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">La conception des vias empil\u00e9s doit \u00eatre compatible avec les proc\u00e9d\u00e9s de fabrication des circuits imprim\u00e9s existants (per\u00e7age, galvanoplastie, stratification) afin d'\u00e9viter une flamb\u00e9e des co\u00fbts ou une baisse des taux de rendement due aux limites de ces proc\u00e9d\u00e9s.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Pr\u00e9cision de per\u00e7age compatible<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Exigences en mati\u00e8re de pr\u00e9cision d'alignement :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>\u00c9cart par rapport au centre des vias multicouches<\/td><td>\u00c9cart du centre des trous traversants multicouches \u2264 \u00b10,01 mm (perceuse de haute pr\u00e9cision, telle que la Hitachi SE-8000, pr\u00e9cision de positionnement \u00b10,005 mm) ;<\/td><\/tr><tr><td>\u00c9vitez les ouvertures ultra-petites<\/td><td>Diam\u00e8tre du trou \u2265 0,08 mm (les perceuses classiques peuvent percer des trous d'un diam\u00e8tre minimal de 0,07 mm, mais le taux de r\u00e9ussite est inf\u00e9rieur \u00e0 80%), diam\u00e8tre du trou \u2265 0,1 mm, taux de r\u00e9ussite \u2265 95% ;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Optimisation de la s\u00e9quence de forage :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>commande<\/td><td>Percer d'abord les trous noy\u00e9s de la couche interm\u00e9diaire, puis les trous borgnes de la couche superficielle, et enfin proc\u00e9der au stratifi\u00e9 (afin d'\u00e9viter les \u00e9carts d'alignement dus au per\u00e7age apr\u00e8s stratification).<\/td><\/tr><tr><td>Exemple<\/td><td>Pour les vias empil\u00e9s sur un circuit imprim\u00e9 \u00e0 8 couches, percer d'abord les vias enterr\u00e9s L3\u2192L4 et L5\u2192L6, puis percer les vias borgnes L1\u2192L2 et L7\u2192L8 apr\u00e8s le laminage, avec un \u00e9cart d'alignement \u2264 \u00b1 0,008 mm.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Compatible avec les proc\u00e9d\u00e9s de galvanoplastie<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Garantie de l'uniformit\u00e9 du rev\u00eatement :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Ouverture et profondeur<\/td><td>Le rapport entre l'ouverture et la profondeur doit \u00eatre inf\u00e9rieur ou \u00e9gal \u00e0 1:3 (par exemple, une ouverture de 0,2 mm correspond \u00e0 une profondeur inf\u00e9rieure ou \u00e9gale \u00e0 0,6 mm). Un rapport trop \u00e9lev\u00e9 (1:5) entra\u00eenera une r\u00e9partition in\u00e9gale du courant \u00e0 l'int\u00e9rieur de l'ouverture et un \u00e9cart d'\u00e9paisseur de rev\u00eatement sup\u00e9rieur \u00e0 \u00b15 \u03bcm.<\/td><\/tr><tr><td>Galvanoplastie par impulsions<\/td><td>Par rapport \u00e0 la galvanoplastie en courant continu, la galvanoplastie puls\u00e9e (fr\u00e9quence de 1 000 Hz) permet de r\u00e9duire l'\u00e9cart d'\u00e9paisseur de la couche de rev\u00eatement \u00e0 l'int\u00e9rieur du trou de \u00b16 \u03bcm \u00e0 \u00b12 \u03bcm ;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Nettoyage pr\u00e9alable :<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Lors de la conception, \u00e9vitez de cr\u00e9er des \u201c angles morts \u201d \u00e0 l'int\u00e9rieur des trous (tels que des transitions \u00e0 angle droit dans les trous \u00e9tag\u00e9s). Les angles morts ont tendance \u00e0 retenir les contaminants, ce qui entra\u00eene un taux de d\u00e9fauts de placage sup\u00e9rieur \u00e0 10%. Des transitions \u00e0 angles arrondis (rayon de 0,05 mm) sont obligatoires.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Compatible avec le proc\u00e9d\u00e9 de plastification<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptation des param\u00e8tres de laminage :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>\u00e9paisseur du substrat dans la zone des vias empil\u00e9s<\/td><td>L'\u00e9cart d'\u00e9paisseur du substrat dans la zone des vias empil\u00e9s doit \u00eatre inf\u00e9rieur ou \u00e9gal \u00e0 \u00b15% (par exemple, si l'\u00e9paisseur de la couche pr\u00e9vue est de 0,2 mm, l'\u00e9paisseur r\u00e9elle doit \u00eatre comprise entre 0,19 et 0,21 mm). Un \u00e9cart trop important entra\u00eenera un d\u00e9salignement des vias apr\u00e8s le laminage.<\/td><\/tr><tr><td>Temp\u00e9rature de laminage<\/td><td>Le gradient de temp\u00e9rature de laminage doit \u00eatre inf\u00e9rieur ou \u00e9gal \u00e0 2 \u00b0C\/min (vitesse de chauffage) afin d'\u00e9viter toute hausse soudaine de la temp\u00e9rature susceptible de provoquer une d\u00e9formation du substrat et d'affecter l'alignement des vias.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Compatibilit\u00e9 avec le masque de soudure :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Ouverture de la couche de r\u00e9sine thermosensible<\/td><td>La taille de l'ouverture du masque de soudure doit \u00eatre sup\u00e9rieure de 0,05 \u00e0 0,1 mm \u00e0 celle du plot (par exemple, un plot de 0,4 mm correspond \u00e0 une ouverture de 0,45 \u00e0 0,5 mm) afin d'\u00e9viter que le masque de soudure ne recouvre le plot, ce qui pourrait nuire \u00e0 la qualit\u00e9 de la soudure.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>r\u00e9sum\u00e9<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">La conception des vias empil\u00e9s sur les circuits imprim\u00e9s n\u00e9cessite une \u201c collaboration multidimensionnelle \u201d : les performances \u00e9lectriques assurent la qualit\u00e9 du signal, la fiabilit\u00e9 m\u00e9canique garantit la stabilit\u00e9 \u00e0 long terme et la compatibilit\u00e9 des proc\u00e9d\u00e9s permet la production en s\u00e9rie. Ces trois aspects sont indispensables, et les param\u00e8tres de conception doivent \u00eatre optimis\u00e9s de mani\u00e8re dynamique en fonction de sc\u00e9narios sp\u00e9cifiques (haute fr\u00e9quence, haute fiabilit\u00e9, haute densit\u00e9).<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Probl\u00e8mes courants li\u00e9s \u00e0 l'empilement des vias et comment les \u00e9viter<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Si les vias empil\u00e9s offrent des avantages consid\u00e9rables, ils posent \u00e9galement des d\u00e9fis qui, s'ils ne sont pas pris en compte, peuvent avoir des r\u00e9percussions sur votre conception. Voici quelques probl\u00e8mes courants et leurs solutions :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Mauvais alignement du forage<\/td><td>Des forets mal align\u00e9s peuvent entra\u00eener des connexions d\u00e9connect\u00e9es ou des vias empil\u00e9s peu r\u00e9sistants. Utilisez des outils de conception avanc\u00e9s dot\u00e9s de contr\u00f4les d'alignement automatiques et collaborez avec des fabricants qui garantissent la pr\u00e9cision gr\u00e2ce au per\u00e7age au laser.<\/td><\/tr><tr><td>contrainte thermique<\/td><td>Les trous traversants qui traversent plusieurs couches sont expos\u00e9s \u00e0 des contraintes de dilatation thermique, pouvant entra\u00eener l'apparition de fissures. Limitez la hauteur des trous traversants et utilisez des mat\u00e9riaux pr\u00e9sentant un coefficient de dilatation thermique (CTE) compatible, tant pour les trous traversants que pour le substrat du circuit imprim\u00e9.<\/td><\/tr><tr><td>Perte de signal<\/td><td>Les signaux \u00e0 haute vitesse transmis via des vias empil\u00e9s peuvent subir des pertes de signal dues \u00e0 des discontinuit\u00e9s d'imp\u00e9dance. R\u00e9duisez au minimum la longueur des vias et utilisez le per\u00e7age arri\u00e8re pour \u00e9liminer les tron\u00e7ons de via inutilis\u00e9s afin de r\u00e9duire la r\u00e9flexion du signal.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Consid\u00e9rations relatives \u00e0 la conception de l'empilement des couches d'un circuit imprim\u00e9<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Vous trouverez ci-dessous une analyse plus d\u00e9taill\u00e9e des crit\u00e8res de conception \u00e0 prendre en compte pour chaque empilement de circuits imprim\u00e9s :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>nombre d'\u00e9tages<\/td><td>Le nombre appropri\u00e9 de couches doit \u00eatre d\u00e9termin\u00e9 en fonction de la complexit\u00e9 du circuit et des fonctionnalit\u00e9s requises. Il convient de prendre en compte des facteurs tels que la densit\u00e9 des signaux, la distribution de l'alimentation et l'isolation contre le bruit.<\/td><\/tr><tr><td>Int\u00e9grit\u00e9 du signal<\/td><td>La planification de la disposition des couches de signaux est essentielle pour minimiser l'att\u00e9nuation du signal et pr\u00e9server une bonne int\u00e9grit\u00e9 du signal. Un ordre appropri\u00e9 des couches, le contr\u00f4le de l'imp\u00e9dance et la ma\u00eetrise des constantes di\u00e9lectriques sont indispensables pour g\u00e9rer les probl\u00e8mes d'int\u00e9grit\u00e9 du signal tels que la diaphonie, la r\u00e9flexion du signal et le d\u00e9s\u00e9quilibre d'imp\u00e9dance.<\/td><\/tr><tr><td>Alimentation et plan de masse<\/td><td>Des alimentations \u00e9lectriques d\u00e9di\u00e9es et des plans de masse sont pr\u00e9vus afin d'assurer un r\u00e9seau de distribution d'\u00e9nergie stable et \u00e0 faible imp\u00e9dance. Les plans de masse contribuent \u00e0 r\u00e9duire le bruit, \u00e0 am\u00e9liorer la qualit\u00e9 du signal et \u00e0 favoriser la dissipation thermique.<\/td><\/tr><tr><td>D\u00e9couplage planaire<\/td><td>L'int\u00e9gration de condensateurs de d\u00e9couplage \u00e0 proximit\u00e9 des plans d'alimentation et de masse permet de r\u00e9duire le bruit haute fr\u00e9quence et de fournir une alimentation propre aux composants sensibles. Le choix et le positionnement ad\u00e9quats des condensateurs de d\u00e9couplage sont essentiels pour garantir un d\u00e9couplage efficace.<\/td><\/tr><tr><td>Pr\u00e9cautions \u00e0 prendre en cas de forte chaleur<\/td><td>Int\u00e9grez des vias thermiques et r\u00e9partissez les plans thermiques au sein de l'empilement afin de g\u00e9rer la dissipation thermique. Tenez compte de la chaleur g\u00e9n\u00e9r\u00e9e par les composants et concevez l'empilement de mani\u00e8re \u00e0 garantir une gestion thermique ad\u00e9quate.<\/td><\/tr><tr><td>Pr\u00e9cautions relatives aux interf\u00e9rences \u00e9lectromagn\u00e9tiques (EMI) et \u00e0 la compatibilit\u00e9 \u00e9lectromagn\u00e9tique (CEM)<\/td><td>Planifiez l'empilement des couches de mani\u00e8re \u00e0 minimiser les interf\u00e9rences \u00e9lectromagn\u00e9tiques (EMI) et \u00e0 garantir la compatibilit\u00e9 \u00e9lectromagn\u00e9tique (CEM). Cela implique de disposer soigneusement les couches de signaux et d'alimentation, d'utiliser des couches de blindage si n\u00e9cessaire et de pr\u00e9voir des techniques de mise \u00e0 la terre appropri\u00e9es.<\/td><\/tr><tr><td>Restrictions en mati\u00e8re de fabrication<\/td><td>Lors de la conception de l'empilement, tenez compte des capacit\u00e9s et des contraintes de fabrication du fabricant de circuits imprim\u00e9s, telles que la largeur et l'espacement minimaux des pistes, la taille minimale des trous perc\u00e9s et la disponibilit\u00e9 des mat\u00e9riaux.<\/td><\/tr><tr><td>Choix des mat\u00e9riaux<\/td><td>Choisissez le mat\u00e9riau stratifi\u00e9 appropri\u00e9 en fonction des performances \u00e9lectriques et thermiques requises, ainsi que des contraintes budg\u00e9taires. Les diff\u00e9rents mat\u00e9riaux pr\u00e9sentent des constantes di\u00e9lectriques, des tangentes de perte et des conductivit\u00e9s thermiques variables, qui influent toutes sur les performances globales du circuit imprim\u00e9.<\/td><\/tr><tr><td>Tri des couches de signaux<\/td><td>Il est essentiel de d\u00e9terminer l'ordre des couches de signaux dans une pile afin de minimiser la diaphonie et de garantir un acheminement efficace. Regrouper les couches de signaux \u00e0 haut d\u00e9bit et les s\u00e9parer des couches \u00e0 faible d\u00e9bit peut contribuer \u00e0 pr\u00e9server l'int\u00e9grit\u00e9 du signal.<\/td><\/tr><tr><td>Imp\u00e9dance contr\u00f4l\u00e9e<\/td><td>La conception d'assemblages \u00e0 imp\u00e9dance contr\u00f4l\u00e9e pour les signaux critiques \u00e0 haute vitesse implique de calculer et de contr\u00f4ler les largeurs de pistes, les \u00e9paisseurs di\u00e9lectriques et les espacements entre couches afin d'obtenir les valeurs d'imp\u00e9dance souhait\u00e9es.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Conforme aux normes IPC relatives aux vias empil\u00e9s<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Les normes IPC \u00ab Stacked \u00bb fournissent des lignes directrices visant \u00e0 garantir la qualit\u00e9 et la fiabilit\u00e9 de<a href=\"https:\/\/geyuanelectronics.com\/fr\/pcb\/fabrication-de-circuits-imprimes\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/pcb-manufacturing\/\"> Fabrication de circuits imprim\u00e9s<\/a>. Ces normes, \u00e9labor\u00e9es par l'Association des circuits imprim\u00e9s (Printed Circuit Association), couvrent tous les aspects de la conception des vias, notamment les dimensions, l'espacement et les proc\u00e9d\u00e9s de fabrication. Parmi les principales normes IPC relatives aux vias empil\u00e9s, on peut citer :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>IPC-2221<\/td><td>Cette norme d\u00e9finit les principes g\u00e9n\u00e9raux de conception des circuits imprim\u00e9s, notamment l'espacement des vias et les distances de s\u00e9curit\u00e9. Elle recommande des distances minimales en fonction des niveaux de tension afin d'\u00e9viter toute rupture \u00e9lectrique. Par exemple, \u00e0 100 V, une distance d'au moins 0,25 mm entre les composants conducteurs est recommand\u00e9e.<\/td><\/tr><tr><td>IPC-6012<\/td><td>Cette norme porte sur les caract\u00e9ristiques techniques et les performances des circuits imprim\u00e9s rigides. Elle d\u00e9finit les exigences relatives \u00e0 l'\u00e9paisseur et \u00e0 la qualit\u00e9 du rev\u00eatement des vias afin de garantir que les vias empil\u00e9s puissent r\u00e9sister aux contraintes thermiques et m\u00e9caniques. Pour des raisons de fiabilit\u00e9, une \u00e9paisseur minimale de rev\u00eatement de 20 \u00e0 25 microm\u00e8tres est g\u00e9n\u00e9ralement requise.<\/td><\/tr><tr><td>IPC-4761<\/td><td>Le recouvrement doit \u00eatre r\u00e9alis\u00e9 \u00e0 l'aide de m\u00e9thodes de protection et de remplissage. Pour les vias empil\u00e9s, il est recommand\u00e9 d'utiliser un mat\u00e9riau de remplissage conducteur ou un capuchon afin d'\u00e9viter la formation de vides et de renforcer l'int\u00e9grit\u00e9 structurelle.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Le respect de ces normes permet non seulement d'am\u00e9liorer la fiabilit\u00e9 de la conception, mais aussi de garantir la compatibilit\u00e9 avec la plupart des fabricants. Le non-respect de ces normes peut entra\u00eener des retards de fabrication ou des d\u00e9faillances des cartes \u00e9lectroniques lors des tests ou en cours de fonctionnement.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>En collaboration avec Geyuan Electronics sur<\/strong> <strong>un projet de circuit imprim\u00e9 sur mesure comprenant<\/strong> <strong>vias empil\u00e9es<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Un projet de circuit imprim\u00e9 sur mesure comportant des vias empil\u00e9s n\u00e9cessite une collaboration \u00e9troite avec votre fabricant de circuits imprim\u00e9s. Si vous envisagez de mener ce type de projet avec Geyuan Electronics, voici quelques conseils pour garantir le bon d\u00e9roulement du processus :<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Partagez vos fichiers de conception d\u00e9taill\u00e9s<\/td><td>Fournissez-nous des documents de conception clairs et pr\u00e9cis, notamment sous forme de cahiers des charges, de d\u00e9tails d'empilement et d'exigences relatives aux mat\u00e9riaux.&nbsp;<\/td><\/tr><tr><td>Discutez des capacit\u00e9s et des modalit\u00e9s d\u00e8s que possible<\/td><td>Tous les fabricants ne disposent pas du mat\u00e9riel ni de l'expertise n\u00e9cessaires pour prendre en charge des conceptions complexes de vias empil\u00e9s, mais l'\u00e9quipe d'ing\u00e9nieurs de Geyuan Electronics peut en discuter avec vous au pr\u00e9alable. Par cons\u00e9quent, veuillez confirmer avec nous les caract\u00e9ristiques avant de finaliser votre conception, telles que la taille minimale des vias et les contraintes d'empilement.<\/td><\/tr><tr><td>Demander des commentaires sur la conception en vue de la fabricabilit\u00e9 (DFM)<\/td><td>De nombreux fabricants proposent des analyses de \u00ab conception pour la fabrication \u00bb (DFM) afin d\u2019identifier d\u2019\u00e9ventuels probl\u00e8mes de conception, tels que des probl\u00e8mes d\u2019alignement ou de rapport d\u2019aspect, avant le d\u00e9but de la production. Geyuan Electronics ne fait pas exception.<\/td><\/tr><tr><td>Plan de test<\/td><td>Nous avons conclu un partenariat avec Geyuan Electronics afin de mettre en place des protocoles de test, tels que l'inspection par rayons X pour la d\u00e9tection des vides, afin de garantir la fiabilit\u00e9 des vias empil\u00e9s.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>R\u00e9sumer<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Les vias empil\u00e9s constituent une v\u00e9ritable r\u00e9volution dans le secteur des circuits imprim\u00e9s \u00e0 haute densit\u00e9, permettant la conception d\u2019appareils \u00e9lectroniques plus compacts, plus rapides et plus puissants. Cet article apporte un regard neuf sur les principes fondamentaux de la conception des vias empil\u00e9s pour les circuits imprim\u00e9s. Il r\u00e9sume nos strat\u00e9gies de conception dans le cadre d\u2019applications pratiques, les m\u00e9thodes d\u2019optimisation collaborative visant \u00e0 assurer la compatibilit\u00e9 des processus, ainsi que les principaux \u00e9cueils \u00e0 \u00e9viter. En suivant les bonnes pratiques d\u00e9crites dans ce guide complet sur les vias empil\u00e9s, vous pouvez optimiser les sch\u00e9mas de circuits imprim\u00e9s sur mesure afin d\u2019am\u00e9liorer leurs performances et leur fabricabilit\u00e9. Si votre projet n\u00e9cessite les services d\u2019un fabricant professionnel de circuits imprim\u00e9s, n\u2019h\u00e9sitez pas \u00e0 nous contacter. Nous prenons tout en charge, de l\u2019optimisation de la conception et du prototypage jusqu\u2019\u00e0 l\u2019assemblage et la production en grande s\u00e9rie.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><\/p>","protected":false},"excerpt":{"rendered":"<p>A comprehensive guide to PCB stacked via design strategies and collaborative optimization methods for process compatibility If you&#8217;re looking for a collaborative approach to optimizing PCB design and process compatibility using stacked vias, you&#8217;ve come to the right place. Stacked vias are key components in High-Density Interconnect (HDI) boards, enabling efficient layer transitions in compact [&hellip;]<\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"content-type":"","site-sidebar-layout":"default","site-content-layout":"","ast-site-content-layout":"default","site-content-style":"default","site-sidebar-style":"default","ast-global-header-display":"","ast-banner-title-visibility":"","ast-main-header-display":"","ast-hfb-above-header-display":"","ast-hfb-below-header-display":"","ast-hfb-mobile-header-display":"","site-post-title":"","ast-breadcrumbs-content":"","ast-featured-img":"","footer-sml-layout":"","ast-disable-related-posts":"","theme-transparent-header-meta":"","adv-header-id-meta":"","stick-header-meta":"","header-above-stick-meta":"","header-main-stick-meta":"","header-below-stick-meta":"","astra-migrate-meta-layouts":"set","ast-page-background-enabled":"default","ast-page-background-meta":{"desktop":{"background-color":"","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""},"tablet":{"background-color":"","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""},"mobile":{"background-color":"","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""}},"ast-content-background-meta":{"desktop":{"background-color":"var(--ast-global-color-5)","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""},"tablet":{"background-color":"var(--ast-global-color-5)","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""},"mobile":{"background-color":"var(--ast-global-color-5)","background-image":"","background-repeat":"repeat","background-position":"center center","background-size":"auto","background-attachment":"scroll","background-type":"","background-media":"","overlay-type":"","overlay-color":"","overlay-opacity":"","overlay-gradient":""}},"footnotes":""},"categories":[1,9,24,25],"tags":[],"class_list":["post-13524","post","type-post","status-publish","format-standard","hentry","category-all-blog","category-pcb-blog","category-pcb-design-blog","category-pcb-manufacturing-blog"],"_links":{"self":[{"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/posts\/13524","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/comments?post=13524"}],"version-history":[{"count":0,"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/posts\/13524\/revisions"}],"wp:attachment":[{"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/media?parent=13524"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/categories?post=13524"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/geyuanelectronics.com\/fr\/wp-json\/wp\/v2\/tags?post=13524"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}