{"id":13524,"date":"2026-10-19T03:56:30","date_gmt":"2026-10-19T03:56:30","guid":{"rendered":"https:\/\/geyuanelectronics.com\/?p=13524"},"modified":"2026-10-19T03:58:14","modified_gmt":"2026-10-19T03:58:14","slug":"um-guia-completo-sobre-estrategias-de-concecao-de-vias-empilhadas-em-placas-de-circuito-impresso-e-metodos-de-otimizacao-colaborativa-para-compatibilidade-de-processos","status":"publish","type":"post","link":"https:\/\/geyuanelectronics.com\/pt\/a-comprehensive-guide-to-pcb-stacked-via-design-strategies-and-collaborative-optimization-methods-for-process-compatibility\/","title":{"rendered":"Um guia completo sobre estrat\u00e9gias de conce\u00e7\u00e3o de vias empilhadas em placas de circuito impresso (PCB) e m\u00e9todos de otimiza\u00e7\u00e3o colaborativa para compatibilidade de processos"},"content":{"rendered":"<nav aria-label=\"trilha de navega\u00e7\u00e3o\" class=\"rank-math-breadcrumb\"><p><span class=\"last\">P\u00e1gina inicial<\/span><\/p><\/nav>\n\n\n\n<h1 class=\"wp-block-heading has-x-large-font-size\"><strong>Um guia completo sobre<\/strong> <strong>Conce\u00e7\u00e3o de vias empilhadas em placas de circuito impresso<\/strong> <strong>estrat\u00e9gias e<\/strong> <strong>m\u00e9todos de otimiza\u00e7\u00e3o colaborativa para a compatibilidade de processos<\/strong><strong><\/strong><\/h1>\n\n\n\n<p class=\"wp-block-paragraph\">Se procura uma abordagem colaborativa para otimizar <a href=\"https:\/\/geyuanelectronics.com\/pt\/capacidades\/concepcao-de-circuitos\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/capabilities\/circuit-design\/\">Conce\u00e7\u00e3o de placas de circuito impresso<\/a> e a compatibilidade do processo com o uso de vias empilhadas, veio ao s\u00edtio certo. As vias empilhadas s\u00e3o componentes essenciais nas placas de interliga\u00e7\u00e3o de alta densidade (HDI), permitindo transi\u00e7\u00f5es eficientes entre camadas em projetos compactos. Mas como garantir que s\u00e3o implementadas corretamente? E de que outras formas \u00e9 que este processo pode ser otimizado de forma colaborativa? Este guia aprofunda as regras de conce\u00e7\u00e3o de vias empilhadas, os desafios e solu\u00e7\u00f5es reais de conce\u00e7\u00e3o, bem como o empilhamento de vias de acordo com as normas IPC, para o ajudar a dominar a sua utiliza\u00e7\u00e3o.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>O que s\u00e3o vias empilhadas?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">As vias empilhadas s\u00e3o interliga\u00e7\u00f5es verticais colocadas diretamente umas sobre as outras para ligar v\u00e1rias camadas num<a href=\"https:\/\/geyuanelectronics.com\/pt\/pcb\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/\"> placa de circuito impresso (PCB)<\/a>. Ao contr\u00e1rio das vias intercaladas deslocadas, as vias empilhadas poupam espa\u00e7o, tornando-as ideais para projetos HDI com restri\u00e7\u00f5es de espa\u00e7o. A import\u00e2ncia das vias empilhadas reside na sua capacidade de suportar sinais de alta velocidade e disposi\u00e7\u00f5es densas. No entanto, um projeto inadequado pode levar a problemas como atenua\u00e7\u00e3o do sinal, defeitos de fabrico ou falhas estruturais. \u00c9 por isso que compreender as regras e as melhores pr\u00e1ticas do projeto de vias empilhadas \u00e9 crucial para qualquer engenheiro de PCB que procure placas fi\u00e1veis e eficientes. Nas aplica\u00e7\u00f5es atuais do mercado, as PCB com este projeto s\u00e3o normalmente utilizadas em produtos eletr\u00f3nicos complexos, tais como smartphones, tablets e dispositivos m\u00e9dicos avan\u00e7ados.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Por que \u00e9 que a disposi\u00e7\u00e3o em camadas de uma placa de circuito impresso (PCB) \u00e9 necess\u00e1ria?<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">O desenvolvimento de configura\u00e7\u00f5es de camadas de placas de circuito impresso (PCB) \u00e9 fundamental para a conce\u00e7\u00e3o de placas de circuito de alta efici\u00eancia. Estas configura\u00e7\u00f5es oferecem in\u00fameras vantagens. Em primeiro lugar, permitem <a href=\"https:\/\/geyuanelectronics.com\/pt\/servicos\/pcb-multicamadas\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/services\/multilayer-pcb\/\">PCB multicamadas<\/a> estruturas que melhoram a distribui\u00e7\u00e3o de energia, evitam a interfer\u00eancia eletromagn\u00e9tica (EMI), limitam a diafonia e permitem a transmiss\u00e3o de sinais a alta velocidade. Por conseguinte, o objetivo principal deste projeto de empilhamento \u00e9 colocar v\u00e1rios circuitos eletr\u00f3nicos numa \u00fanica placa, atrav\u00e9s de v\u00e1rias camadas. Para al\u00e9m disso, a estrutura de empilhamento da PCB oferece outras vantagens significativas. Entre elas contam-se a minimiza\u00e7\u00e3o da vulnerabilidade da placa ao ru\u00eddo externo e a redu\u00e7\u00e3o da diafonia e dos problemas de imped\u00e2ncia em sistemas de alta velocidade. Uma boa estrutura de empilhamento de PCB tamb\u00e9m pode ajudar a garantir custos finais de produ\u00e7\u00e3o mais baixos. Ao maximizar a efici\u00eancia e melhorar a compatibilidade eletromagn\u00e9tica ao longo de todo o projeto, as estruturas de empilhamento de PCB podem efetivamente poupar tempo e dinheiro.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Orienta\u00e7\u00f5es<\/strong> <strong>sobre o empilhamento de placas de circuito impresso atrav\u00e9s do projeto<\/strong> <strong>estrat\u00e9gias<\/strong> <strong>e m\u00e9todos de otimiza\u00e7\u00e3o da compatibilidade de processos<\/strong> <strong>em projetos reais.<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Segue-se um resumo das estrat\u00e9gias de conce\u00e7\u00e3o de vias empilhadas em PCB e dos m\u00e9todos de otimiza\u00e7\u00e3o da compatibilidade de processos relacionados, compilado pela equipa de engenharia da Geyuan Electronics com base em anos de experi\u00eancia em projetos pr\u00e1ticos. O projeto de vias empilhadas em PCB n\u00e3o se resume simplesmente a \u201calinhar v\u00e1rias camadas de vias\u201d; requer a considera\u00e7\u00e3o de tr\u00eas dimens\u00f5es fundamentais: desempenho el\u00e9trico (integridade do sinal, adapta\u00e7\u00e3o de imped\u00e2ncia), fiabilidade mec\u00e2nica (capacidade de carga, resist\u00eancia \u00e0 tens\u00e3o) e compatibilidade de processos (precis\u00e3o de perfura\u00e7\u00e3o, viabilidade de galvaniza\u00e7\u00e3o). Um desvio na adapta\u00e7\u00e3o de imped\u00e2ncia de 5 \u03a9 pode fazer com que a refletividade do sinal de alta frequ\u00eancia se deteriore de -20 dB para -15 dB; uma precis\u00e3o de alinhamento superior a \u00b10,01 mm pode aumentar a taxa de quebra do revestimento de 11 TP3T para 81 TP3T; e a incompatibilidade de processos pode levar ao rejeito do lote (rendimento &lt;70%). Atualmente, n\u00e3o s\u00f3 analisamos os princ\u00edpios fundamentais de conce\u00e7\u00e3o das vias empilhadas em PCB, como tamb\u00e9m combinamos par\u00e2metros espec\u00edficos e estudos de caso com que a nossa equipa se deparou em projetos reais, para o ajudar a alcan\u00e7ar conce\u00e7\u00f5es de vias empilhadas de \u201calto desempenho, alta fiabilidade e pass\u00edveis de produ\u00e7\u00e3o em massa\u201d.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Estabelecer prioridades<\/strong> <strong>desempenho el\u00e9trico<\/strong> <strong>e<\/strong> <strong>garantir a integridade do sinal e a adapta\u00e7\u00e3o de imped\u00e2ncia.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Enquanto \u201ccanal\u201d para a transmiss\u00e3o de sinais entre camadas, o desempenho el\u00e9trico das vias empilhadas determina diretamente a qualidade global do sinal da placa de circuito impresso, sendo necess\u00e1rio controlar cuidadosamente a imped\u00e2ncia, os par\u00e2metros paras\u00edticos e a interfer\u00eancia entre sinais.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Conce\u00e7\u00e3o da adapta\u00e7\u00e3o de imped\u00e2ncia (princ\u00edpio fundamental)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Valor-alvo de imped\u00e2ncia: A imped\u00e2ncia das vias empilhadas deve ser compat\u00edvel com a imped\u00e2ncia das linhas ligadas (por exemplo, uma linha de RF de 50 \u03a9 corresponde a uma via empilhada de 50 \u03a9) para evitar a reflex\u00e3o do sinal causada por varia\u00e7\u00f5es bruscas de imped\u00e2ncia;<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>M\u00e9todo de c\u00e1lculo da imped\u00e2ncia:<\/strong><strong><\/strong><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">F\u00f3rmula: Z = (60 \/ \u221a\u03b5r) \u00d7 ln (4h\/d) (F\u00f3rmula simplificada, em que \u03b5r \u00e9 a constante diel\u00e9trica do substrato da placa de circuito impresso, h \u00e9 a espessura do substrato e d \u00e9 o di\u00e2metro da via);<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Exemplo: Para um substrato FR-4 (\u03b5r=4,4), h=0,2 mm, d=0,2 mm, o valor calculado de Z \u2248 52 \u03a9, o que se aproxima do valor pretendido de 50 \u03a9. \u00c9 poss\u00edvel atingir Z = 50 \u03a9 atrav\u00e9s do ajuste fino da abertura (por exemplo, d = 0,21 mm).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Estrat\u00e9gia de otimiza\u00e7\u00e3o:<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Ajustar a abertura<strong><\/strong><\/td><td>\u00c0 medida que a abertura aumenta, a imped\u00e2ncia diminui (por exemplo, \u00e0 medida que d aumenta de 0,18 mm para 0,22 mm, Z diminui de 55 \u03a9 para 48 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Trocar o substrato<strong><\/strong><\/td><td>Em aplica\u00e7\u00f5es de alta frequ\u00eancia, utilize substratos com baixas constantes diel\u00e9tricas (como o Rogers RO4350B, \u03b5r=3,48) para reduzir o desvio de imped\u00e2ncia.<strong><\/strong><\/td><\/tr><tr><td>Adicionar liga\u00e7\u00e3o \u00e0 terra atrav\u00e9s de<strong><\/strong><\/td><td>\u00c9 colocada uma via de liga\u00e7\u00e3o \u00e0 terra (com espa\u00e7amento de 0,5 mm) num raio de 1 mm em torno das vias empilhadas, de modo a formar um \u201canel de blindagem\u201d e a estabilizar a imped\u00e2ncia (desvio \u2264 \u00b12 \u03a9).<strong><\/strong><\/td><\/tr><tr><td>Caso<strong><\/strong><\/td><td>A nossa equipa concebeu inicialmente a imped\u00e2ncia das vias de uma pilha de placas de circuito impresso (PCB) de RF 5G com uma imped\u00e2ncia de 58 \u03a9 (valor-alvo de 50 \u03a9) e uma refletividade do sinal de -14 dB (superando a norma). Ao aumentar o di\u00e2metro do via de 0,18 mm para 0,22 mm e adicionar dois vias de liga\u00e7\u00e3o \u00e0 terra \u00e0 sua volta, a imped\u00e2ncia baixou para 50,5 \u03a9 e a refletividade foi otimizada para -22 dB, cumprindo assim os requisitos.<strong><\/strong><\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\">2.&nbsp;<strong>Controlo de par\u00e2metros paras\u00edticos (redu\u00e7\u00e3o da perda de sinal)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Indut\u00e2ncia e capacit\u00e2ncia paras\u00edticas<\/strong><strong><\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Indut\u00e2ncia paras\u00edtica (L)<\/td><td>O valor de L das vias empilhadas resulta principalmente do comprimento da parede da via. Quanto menor for o comprimento, menor ser\u00e1 L (por exemplo, L = 2nH para uma profundidade de via de 0,3 mm; L = 4nH para uma profundidade de via de 0,6 mm). A perda de sinais de alta frequ\u00eancia (&gt;10 GHz) aumenta com o aumento de L.<\/td><\/tr><tr><td>Capacit\u00e2ncia paras\u00edtica (C)<\/td><td>C resulta principalmente do acoplamento entre a parede do orif\u00edcio e a camada de liga\u00e7\u00e3o \u00e0 terra. Quanto maior for o di\u00e2metro do orif\u00edcio e quanto mais pr\u00f3xima estiver a camada de liga\u00e7\u00e3o \u00e0 terra, maior ser\u00e1 o valor de C (por exemplo, C = 0,8 pF para d = 0,2 mm e uma dist\u00e2ncia da camada de liga\u00e7\u00e3o \u00e0 terra de 0,1 mm). Um valor excessivo de C far\u00e1 com que o tempo de subida do sinal diminua (por exemplo, um sinal com tempo de subida de 100 ps passa a ter 150 ps devido a C = 1 pF).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><strong>Estrat\u00e9gia de otimiza\u00e7\u00e3o<\/strong><\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>reduzir a profundidade do orif\u00edcio<\/td><td>D\u00ea prioridade ao empilhamento de vias cegas\/enterradas (profundidade do orif\u00edcio: 0,2-0,5 mm) e evite o empilhamento de vias com orif\u00edcios de passagem (profundidade do orif\u00edcio: 1,6 mm, L = 8 nH);<\/td><\/tr><tr><td>Aumentar a dist\u00e2ncia de liga\u00e7\u00e3o \u00e0 terra<\/td><td>A dist\u00e2ncia entre o plano de terra e a via aumentou de 0,1 mm para 0,2 mm, e C diminuiu de 0,8 pF para 0,4 pF;<\/td><\/tr><tr><td>Vias empilhadas diferenciais<\/td><td>Os sinais diferenciais de alta frequ\u00eancia (como o USB 4.0) utilizam um par de vias sobrepostas com adapta\u00e7\u00e3o de imped\u00e2ncia diferencial (como 100 \u03a9) para reduzir a influ\u00eancia dos par\u00e2metros paras\u00edticos.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Supress\u00e3o da interfer\u00eancia entre sinais (cen\u00e1rios com m\u00faltiplas vias)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Fontes de interfer\u00eancia cruzada: acoplamento eletromagn\u00e9tico entre vias sobrepostas adjacentes. Quanto menor for o espa\u00e7amento e quanto mais elevada for a frequ\u00eancia do sinal, mais grave ser\u00e1 a interfer\u00eancia cruzada (por exemplo, um sinal de 25 GHz com um espa\u00e7amento de 0,5 mm apresenta uma interfer\u00eancia cruzada de -18 dB).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Estrat\u00e9gia de supress\u00e3o<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Aumentar o espa\u00e7amento<\/td><td>Quando o espa\u00e7amento entre as vias empilhadas for \u22652 vezes o di\u00e2metro da via (por exemplo, um espa\u00e7amento \u22650,4 mm corresponde a um di\u00e2metro de via de 0,2 mm), a interfer\u00eancia entre sinais de 25 GHz pode ser reduzida para valores inferiores a -25 dB;<\/td><\/tr><tr><td>Isolamento da liga\u00e7\u00e3o \u00e0 terra<\/td><td>Ao colocar vias de liga\u00e7\u00e3o \u00e0 terra (com um espa\u00e7amento de 0,3 mm) entre vias empilhadas adjacentes, de modo a formar uma \u201cparede de isolamento\u201d, a interfer\u00eancia \u00e9 ainda mais reduzida em 5-8 dB;<\/td><\/tr><tr><td>Disposi\u00e7\u00e3o em camadas<\/td><td>Distribua as vias empilhadas para sinais de alta frequ\u00eancia (como a radiofrequ\u00eancia) e sinais de baixa frequ\u00eancia (como a alimenta\u00e7\u00e3o) por camadas diferentes, de modo a reduzir a diafonia entre camadas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Alcan\u00e7ar<\/strong> <strong>concep\u00e7\u00e3o da fiabilidade mec\u00e2nica<\/strong> <strong>para<\/strong> <strong>garantir um funcionamento est\u00e1vel a longo prazo<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">As vias empilhadas t\u00eam de suportar as tens\u00f5es a que s\u00e3o submetidas durante o fabrico da placa de circuito impresso (lamina\u00e7\u00e3o, perfura\u00e7\u00e3o) e durante a sua utiliza\u00e7\u00e3o (ciclos t\u00e9rmicos, vibra\u00e7\u00e3o). Uma fiabilidade mec\u00e2nica insuficiente pode levar a \u201cfissuras no revestimento e ao desprendimento dos pads\u201d, pelo que \u00e9 importante controlar a resist\u00eancia estrutural e a resist\u00eancia \u00e0s tens\u00f5es.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Dimensionamento da resist\u00eancia estrutural<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Refor\u00e7o da almofada:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Aumentar o tamanho da almofada<\/td><td>O di\u00e2metro da pastilha aumentou de 0,3 mm para 0,4 mm, a \u00e1rea de liga\u00e7\u00e3o entre a pastilha e o circuito aumentou em 44% e a resist\u00eancia \u00e0 tra\u00e7\u00e3o aumentou de 5 N para 8 N;<\/td><\/tr><tr><td>Adicionar transi\u00e7\u00e3o em forma de l\u00e1grima<\/td><td>\u00c9 utilizado um design em forma de l\u00e1grima (raio de 0,1 mm) na liga\u00e7\u00e3o entre a pastilha e o circuito para evitar a concentra\u00e7\u00e3o de tens\u00f5es (a tens\u00e3o \u00e9 reduzida de 100 MPa para 60 MPa).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Controlo da espessura da parede do orif\u00edcio:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Espessura do revestimento do orif\u00edcio<\/td><td>A espessura do revestimento \u00e9 \u226525 \u03bcm (norma IPC). O revestimento mais espesso (35 \u03bcm) apresenta uma resist\u00eancia \u00e0 flex\u00e3o 50% superior \u00e0 do revestimento mais fino (20 \u03bcm). No ensaio de flex\u00e3o da placa de circuito impresso (raio de flex\u00e3o de 5 mm), a taxa de quebra \u00e9 reduzida de 10% para 2%.<\/td><\/tr><tr><td>Evite espessuras irregulares nas paredes dos orif\u00edcios<\/td><td>O desvio de espessura do revestimento na parede de cada orif\u00edcio \u00e9 \u2264\u00b13 \u03bcm. As irregularidades conduzem a uma concentra\u00e7\u00e3o local de tens\u00f5es e aumentam a taxa de fissura\u00e7\u00e3o ap\u00f3s ciclos de temperatura elevada (-40~125 \u2103).<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Concep\u00e7\u00e3o resistente ao stress (que se adapta \u00e0s altera\u00e7\u00f5es ambientais)<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Capacidade de adapta\u00e7\u00e3o a ciclos de temperatura:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Escolha materiais com coeficiente de expans\u00e3o t\u00e9rmica (CTE) compat\u00edvel.<\/td><td>A diferen\u00e7a entre o CTE do substrato e o CTE do revestimento em torno das vias empilhadas \u00e9 \u22645 ppm\/\u2103 (por exemplo, o CTE do substrato FR-4 \u00e9 de 13 ppm\/\u2103, o do revestimento de cobre \u00e9 de 17 ppm\/\u2103 e a diferen\u00e7a \u00e9 de 4 ppm\/\u2103), o que reduz a fadiga do revestimento causada pelos ciclos de temperatura;<\/td><\/tr><tr><td>Resina que preenche os poros<\/td><td>Para aplica\u00e7\u00f5es de elevada fiabilidade (eletr\u00f3nica autom\u00f3vel, dispositivos m\u00e9dicos), a resina ep\u00f3xi (CTE 8 ppm\/\u2103) \u00e9 injetada nas vias empilhadas para aumentar a resist\u00eancia ao stress t\u00e9rmico. Ap\u00f3s 1000 ciclos de temperatura, a taxa de fissura\u00e7\u00e3o diminui de 8% para 0,5%.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Adaptabilidade \u00e0s vibra\u00e7\u00f5es:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Adicionar estrutura de suporte<\/td><td>Foram concebidas nervuras de refor\u00e7o (com 0,2 mm de largura) na \u00e1rea onde se localizavam as vias empilhadas, para melhorar a rigidez local da placa de circuito impresso. Ap\u00f3s os ensaios de vibra\u00e7\u00e3o (10-2000 Hz, 30 g), a taxa de descolamento das vias diminuiu de 51 TP3T para 0,31 TP3T.<\/td><\/tr><tr><td>Evite o alinhamento nas margens<\/td><td>As vias empilhadas devem estar a uma dist\u00e2ncia m\u00ednima de 2 mm da borda da placa de circuito impresso. A tens\u00e3o causada pela vibra\u00e7\u00e3o na zona da borda \u00e9 2 a 3 vezes superior \u00e0 da zona central, o que pode facilmente provocar danos nas vias.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\"><strong>Alcan\u00e7ar<\/strong> <strong>concep\u00e7\u00e3o de compatibilidade de processos<\/strong> <strong>garante<\/strong> <strong>capacidade de produ\u00e7\u00e3o em massa e baixo custo.<\/strong><strong><\/strong><\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Os projetos de vias empilhadas devem ser compat\u00edveis com os processos de fabrico de placas de circuito impresso (PCB) existentes (perfura\u00e7\u00e3o, galvanoplastia, lamina\u00e7\u00e3o), para evitar o aumento acentuado dos custos ou a diminui\u00e7\u00e3o das taxas de rendimento devido a limita\u00e7\u00f5es do processo.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>1. Precis\u00e3o de perfura\u00e7\u00e3o compat\u00edvel<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Requisitos de precis\u00e3o de alinhamento:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Desvio do centro das vias em camadas m\u00faltiplas<\/td><td>Desvio do centro dos orif\u00edcios de passagem em placas multicamadas \u2264 \u00b10,01 mm (m\u00e1quina de perfura\u00e7\u00e3o de alta precis\u00e3o, como a Hitachi SE-8000, com precis\u00e3o de posicionamento de \u00b10,005 mm);<\/td><\/tr><tr><td>Evite aberturas ultrapequenas<\/td><td>Di\u00e2metro do furo \u2265 0,08 mm (as m\u00e1quinas de perfura\u00e7\u00e3o convencionais conseguem perfurar furos com um di\u00e2metro m\u00ednimo de 0,07 mm, mas a taxa de aprova\u00e7\u00e3o \u00e9 &lt; 80%), di\u00e2metro do furo \u2265 0,1 mm, taxa de aprova\u00e7\u00e3o \u2265 95%;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Otimiza\u00e7\u00e3o da sequ\u00eancia de perfura\u00e7\u00e3o:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>encomenda<\/td><td>Primeiro, perfure os orif\u00edcios embutidos na camada interm\u00e9dia; depois, perfure os orif\u00edcios cegos na camada superficial; e, por fim, proceda \u00e0 lamina\u00e7\u00e3o (para evitar desvios de alinhamento causados pela perfura\u00e7\u00e3o ap\u00f3s a lamina\u00e7\u00e3o).<\/td><\/tr><tr><td>Exemplo<\/td><td>No caso de vias empilhadas em placas de circuito impresso de 8 camadas, perfure primeiro as vias enterradas L3\u2192L4 e L5\u2192L6 e, em seguida, perfure as vias cegas L1\u2192L2 e L7\u2192L8 ap\u00f3s a lamina\u00e7\u00e3o, com um desvio de alinhamento \u2264\u00b10,008 mm.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>2. Compat\u00edvel com o processo de galvanoplastia<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Garantia da uniformidade do revestimento:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Abertura e profundidade<\/td><td>A rela\u00e7\u00e3o entre a abertura e a profundidade deve ser \u22641:3 (por exemplo, uma abertura de 0,2 mm corresponde a uma profundidade \u22640,6 mm). Uma rela\u00e7\u00e3o demasiado elevada (1:5) resultar\u00e1 numa distribui\u00e7\u00e3o irregular da corrente no interior da abertura e num desvio na espessura do revestimento &gt;\u00b15 \u03bcm.<\/td><\/tr><tr><td>Galvanoplastia por impulsos<\/td><td>Em compara\u00e7\u00e3o com a galvanoplastia em corrente cont\u00ednua, a galvanoplastia por impulsos (frequ\u00eancia de 1000 Hz) permite reduzir o desvio de espessura da camada de revestimento no interior do orif\u00edcio de \u00b16 \u03bcm para \u00b12 \u03bcm;<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Limpeza de pr\u00e9-tratamento:<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Ao projetar, evite criar \u201ccantos mortos\u201d no interior dos orif\u00edcios (tais como transi\u00e7\u00f5es em \u00e2ngulo reto em orif\u00edcios escalonados). Os cantos mortos tendem a reter contaminantes, o que resulta numa taxa de falhas de revestimento superior a 10%. S\u00e3o necess\u00e1rias transi\u00e7\u00f5es com cantos arredondados (raio de 0,05 mm).<\/p>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>3. Compat\u00edvel com o processo de lamina\u00e7\u00e3o<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Correspond\u00eancia dos par\u00e2metros de lamina\u00e7\u00e3o:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>espessura do substrato na \u00e1rea das vias empilhadas<\/td><td>O desvio na espessura do substrato na \u00e1rea das vias empilhadas deve ser \u2264\u00b15% (por exemplo, se a espessura da camada de projeto for de 0,2 mm, a espessura real ser\u00e1 de 0,19 a 0,21 mm). Um desvio excessivo provocar\u00e1 um desalinhamento das vias ap\u00f3s a lamina\u00e7\u00e3o.<\/td><\/tr><tr><td>Temperatura de lamina\u00e7\u00e3o<\/td><td>O gradiente de temperatura de lamina\u00e7\u00e3o deve ser \u22642 \u2103\/min (taxa de aquecimento) para evitar um aumento repentino da temperatura que possa causar a deforma\u00e7\u00e3o do substrato e afetar o alinhamento das vias.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">Compatibilidade com a m\u00e1scara de solda:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Abertura da camada de resist\u00eancia \u00e0 soldadura<\/td><td>O tamanho da abertura da m\u00e1scara de solda deve ser 0,05-0,1 mm maior do que o pad (por exemplo, um pad de 0,4 mm corresponde a uma abertura de 0,45-0,5 mm) para evitar que a m\u00e1scara de solda cubra o pad, o que poderia resultar numa soldadura de m\u00e1 qualidade.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h4 class=\"wp-block-heading\"><strong>resumo<\/strong><strong><\/strong><\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">O projeto de vias empilhadas em placas de circuito impresso (PCB) requer uma \u201ccolabora\u00e7\u00e3o multidimensional\u201d: o desempenho el\u00e9trico assegura a qualidade do sinal, a fiabilidade mec\u00e2nica garante a estabilidade a longo prazo e a compatibilidade do processo permite a produ\u00e7\u00e3o em massa. Todos estes tr\u00eas aspetos s\u00e3o indispens\u00e1veis, e os par\u00e2metros de projeto t\u00eam de ser otimizados dinamicamente de acordo com cen\u00e1rios espec\u00edficos (alta frequ\u00eancia, alta fiabilidade, alta densidade).<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Desafios comuns no empilhamento de vias e como evit\u00e1-los<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Embora as vias empilhadas ofere\u00e7am vantagens significativas, tamb\u00e9m apresentam desafios que, se n\u00e3o forem resolvidos, podem afetar o seu projeto. Aqui est\u00e3o alguns problemas comuns e as respetivas solu\u00e7\u00f5es:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Desalinhamento da perfura\u00e7\u00e3o<\/td><td>As brocas mal alinhadas podem resultar em liga\u00e7\u00f5es desconexas ou vias empilhadas pouco resistentes. Utilize ferramentas de conce\u00e7\u00e3o avan\u00e7adas com verifica\u00e7\u00f5es autom\u00e1ticas de alinhamento e estabele\u00e7a parcerias com fabricantes que garantam precis\u00e3o atrav\u00e9s da perfura\u00e7\u00e3o a laser.<\/td><\/tr><tr><td>tens\u00e3o t\u00e9rmica<\/td><td>Os orif\u00edcios passantes que atravessam v\u00e1rias camadas est\u00e3o sujeitos a tens\u00f5es de expans\u00e3o t\u00e9rmica, o que pode provocar fissuras. Limite a altura dos orif\u00edcios passantes e utilize materiais com um coeficiente de expans\u00e3o t\u00e9rmica (CTE) compat\u00edvel, tanto para os orif\u00edcios passantes como para o substrato da placa de circuito.<\/td><\/tr><tr><td>Perda de sinal<\/td><td>Os sinais de alta velocidade transmitidos atrav\u00e9s de vias sobrepostas podem sofrer perdas de sinal devido a descontinuidades de imped\u00e2ncia. Minimize o comprimento das vias e recorra \u00e0 perfura\u00e7\u00e3o reversa para remover os tro\u00e7os de via n\u00e3o utilizados, de modo a reduzir a reflex\u00e3o do sinal.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Considera\u00e7\u00f5es sobre o projeto da estrutura de uma placa de circuito impresso (PCB)<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Segue-se uma an\u00e1lise mais detalhada das considera\u00e7\u00f5es de conce\u00e7\u00e3o para cada configura\u00e7\u00e3o de camadas de uma placa de circuito impresso:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>n\u00famero de andares<\/td><td>O n\u00famero adequado de camadas deve ser determinado com base na complexidade do circuito e na funcionalidade pretendida. Devem ser tidos em conta fatores como a densidade de sinais, a distribui\u00e7\u00e3o de energia e o isolamento de ru\u00eddo.<\/td><\/tr><tr><td>Integridade do sinal<\/td><td>O planeamento da disposi\u00e7\u00e3o das camadas de sinal \u00e9 fundamental para minimizar a atenua\u00e7\u00e3o do sinal e manter uma boa integridade do sinal. A ordena\u00e7\u00e3o adequada das camadas, o controlo da imped\u00e2ncia e as constantes diel\u00e9tricas controladas s\u00e3o essenciais para gerir problemas de integridade do sinal, tais como diafonia, reflex\u00e3o do sinal e desajustamento de imped\u00e2ncia.<\/td><\/tr><tr><td>Plano de alimenta\u00e7\u00e3o e plano de terra<\/td><td>S\u00e3o atribu\u00eddas fontes de alimenta\u00e7\u00e3o dedicadas e planos de terra para proporcionar uma rede de distribui\u00e7\u00e3o de energia est\u00e1vel e de baixa imped\u00e2ncia. Os planos de terra ajudam a reduzir o ru\u00eddo, a melhorar a qualidade do sinal e a facilitar a dissipa\u00e7\u00e3o de calor.<\/td><\/tr><tr><td>Desacoplamento planar<\/td><td>A inclus\u00e3o de condensadores de desacoplamento junto aos planos de alimenta\u00e7\u00e3o e de terra ajuda a suprimir o ru\u00eddo de alta frequ\u00eancia e a fornecer energia limpa aos componentes sens\u00edveis. A coloca\u00e7\u00e3o e a sele\u00e7\u00e3o adequadas dos condensadores de desacoplamento s\u00e3o cruciais para um desacoplamento eficaz.<\/td><\/tr><tr><td>Precau\u00e7\u00f5es contra o calor<\/td><td>Incorpore vias t\u00e9rmicas e distribua planos t\u00e9rmicos no interior da pilha para gerir a dissipa\u00e7\u00e3o de calor. Tenha em conta o calor gerado pelos componentes e conceba a pilha de forma a garantir uma gest\u00e3o t\u00e9rmica adequada.<\/td><\/tr><tr><td>Precau\u00e7\u00f5es relativas \u00e0 EMI\/EMC<\/td><td>Planifique a disposi\u00e7\u00e3o das camadas de forma a minimizar a interfer\u00eancia eletromagn\u00e9tica (EMI) e garantir a compatibilidade eletromagn\u00e9tica (EMC). Isto implica posicionar cuidadosamente as camadas de sinal e de alimenta\u00e7\u00e3o, utilizar camadas de blindagem sempre que necess\u00e1rio e ter em conta t\u00e9cnicas de liga\u00e7\u00e3o \u00e0 terra adequadas.<\/td><\/tr><tr><td>Restri\u00e7\u00f5es de fabrico<\/td><td>Ao conceber a estrutura da placa, tenha em conta as capacidades e limita\u00e7\u00f5es de fabrico do fabricante da placa de circuito impresso, tais como a largura m\u00ednima das pistas e o espa\u00e7amento m\u00ednimo entre elas, o tamanho m\u00ednimo dos furos e a disponibilidade de materiais.<\/td><\/tr><tr><td>Sele\u00e7\u00e3o de materiais<\/td><td>Escolha o material laminado adequado com base no desempenho el\u00e9trico e t\u00e9rmico exigido, bem como em considera\u00e7\u00f5es de custo. Os diferentes materiais apresentam constantes diel\u00e9tricas, tangentes de perda e condutividade t\u00e9rmica distintas, fatores que afetam o desempenho global da placa de circuito impresso.<\/td><\/tr><tr><td>Classifica\u00e7\u00e3o da camada de sinal<\/td><td>Determinar a ordem das camadas de sinal numa pilha \u00e9 fundamental para minimizar a interfer\u00eancia cruzada e garantir um encaminhamento eficiente. Agrupar as camadas de sinal de alta velocidade e separ\u00e1-las das camadas de baixa velocidade pode ajudar a gerir a integridade do sinal.<\/td><\/tr><tr><td>Imped\u00e2ncia controlada<\/td><td>A conce\u00e7\u00e3o de estruturas com imped\u00e2ncia controlada para sinais cr\u00edticos de alta velocidade implica o c\u00e1lculo e o controlo das larguras dos tra\u00e7os, das espessuras dos diel\u00e9tricos e do espa\u00e7amento entre camadas, de modo a atingir os valores de imped\u00e2ncia pretendidos.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Em conformidade com as normas IPC relativas a vias empilhadas<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">As normas IPC em camadas fornecem orienta\u00e7\u00f5es para garantir a qualidade e a fiabilidade de<a href=\"https:\/\/geyuanelectronics.com\/pt\/pcb\/fabrico-de-placas-de-circuito-impresso\/\" data-type=\"link\" data-id=\"https:\/\/geyuanelectronics.com\/pcb\/pcb-manufacturing\/\"> Fabrico de placas de circuito impresso<\/a>. Estas normas, desenvolvidas pela Printed Circuit Association, abrangem todos os aspetos do projeto de vias, incluindo dimens\u00f5es, espa\u00e7amento e processos de fabrico. As principais normas da IPC relacionadas com vias empilhadas incluem:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>IPC-2221<\/td><td>Esta norma define os princ\u00edpios gerais de conce\u00e7\u00e3o de placas de circuito impresso (PCB), incluindo o espa\u00e7amento entre vias e as dist\u00e2ncias de seguran\u00e7a. Recomenda dist\u00e2ncias m\u00ednimas com base nos n\u00edveis de tens\u00e3o, a fim de evitar falhas el\u00e9tricas. Por exemplo, a 100 V, recomenda-se uma dist\u00e2ncia de, pelo menos, 0,25 mm entre componentes condutores.<\/td><\/tr><tr><td>IPC-6012<\/td><td>Centra-se nas especifica\u00e7\u00f5es e no desempenho das placas de circuito impresso r\u00edgidas. Especifica os requisitos relativos \u00e0 espessura e \u00e0 qualidade do revestimento das vias, de modo a garantir que as vias empilhadas possam suportar tens\u00f5es t\u00e9rmicas e mec\u00e2nicas. Por raz\u00f5es de fiabilidade, \u00e9 normalmente exigida uma espessura m\u00ednima de revestimento de 20 a 25 micr\u00f3metros.<\/td><\/tr><tr><td>IPC-4761<\/td><td>O revestimento deve ser realizado atrav\u00e9s de m\u00e9todos de prote\u00e7\u00e3o e enchimento. No caso de vias empilhadas, recomenda-se a utiliza\u00e7\u00e3o de um enchimento condutor ou de um revestimento de cobertura para evitar vazios e refor\u00e7ar a integridade estrutural.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">O cumprimento destas normas n\u00e3o s\u00f3 melhora a fiabilidade do projeto, como tamb\u00e9m garante a compatibilidade com a maioria dos fabricantes. O incumprimento pode provocar atrasos na produ\u00e7\u00e3o ou falhas nas placas de circuito durante os testes ou o funcionamento.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Em colabora\u00e7\u00e3o com a Geyuan Electronics sobre<\/strong> <strong>um projeto de placa de circuito impresso personalizada que inclui<\/strong> <strong>vias empilhadas<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Um projeto de PCB personalizado com vias empilhadas requer uma colabora\u00e7\u00e3o estreita com o seu fabricante de PCB. Se estiver a considerar este tipo de projeto com a Geyuan Electronics, eis algumas dicas para garantir que o processo decorra sem problemas:<\/p>\n\n\n\n<figure class=\"wp-block-table\"><table class=\"has-fixed-layout\"><tbody><tr><td>Partilhe os seus ficheiros de projeto detalhados<\/td><td>Forne\u00e7a-nos documentos de conce\u00e7\u00e3o claros e precisos, incluindo especifica\u00e7\u00f5es, detalhes da disposi\u00e7\u00e3o em camadas e requisitos de materiais.&nbsp;<\/td><\/tr><tr><td>Discutir as capacidades e as modalidades o mais cedo poss\u00edvel<\/td><td>Nem todos os fabricantes disp\u00f5em do equipamento ou dos conhecimentos necess\u00e1rios para lidar com projetos complexos de vias empilhadas, mas a equipa de engenharia da Geyuan Electronics pode discutir estes aspetos consigo antecipadamente. Por isso, por favor, confirme connosco as especifica\u00e7\u00f5es antes de finalizar o seu projeto, tais como o tamanho m\u00ednimo das vias e as restri\u00e7\u00f5es de empilhamento.<\/td><\/tr><tr><td>Solicitar coment\u00e1rios sobre a conce\u00e7\u00e3o para a fabricabilidade (DFM)<\/td><td>Muitos fabricantes oferecem an\u00e1lises de \u00abDesign for Manufacturing\u00bb (DFM) para identificar potenciais problemas de conce\u00e7\u00e3o, tais como quest\u00f5es de alinhamento ou de propor\u00e7\u00e3o, antes do in\u00edcio da produ\u00e7\u00e3o. A Geyuan Electronics n\u00e3o \u00e9 exce\u00e7\u00e3o.<\/td><\/tr><tr><td>Plano de testes<\/td><td>Estabelecemos uma parceria com a Geyuan Electronics para definir protocolos de teste, tais como a inspe\u00e7\u00e3o por raios X para dete\u00e7\u00e3o de vazios, com o objetivo de garantir a fiabilidade das vias empilhadas.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Resumir<\/strong><strong><\/strong><\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">As vias empilhadas representam uma revolu\u00e7\u00e3o na ind\u00fastria de PCB de alta densidade, permitindo a cria\u00e7\u00e3o de dispositivos eletr\u00f3nicos mais pequenos, mais r\u00e1pidos e mais potentes. Este artigo apresenta uma nova perspetiva sobre os fundamentos do projeto de vias empilhadas para PCB, resumindo as nossas estrat\u00e9gias de projeto em aplica\u00e7\u00f5es pr\u00e1ticas, m\u00e9todos de otimiza\u00e7\u00e3o colaborativa para compatibilidade de processos e quest\u00f5es-chave a evitar. Ao seguir as melhores pr\u00e1ticas descritas neste guia abrangente sobre vias empilhadas, poder\u00e1 otimizar os layouts personalizados de PCB para melhorar o desempenho e a facilidade de fabrico. Se o seu projeto necessitar de um fabricante profissional de PCB, contacte-nos. Tratamos de tudo, desde a otimiza\u00e7\u00e3o do projeto e a prototipagem at\u00e9 \u00e0 montagem e produ\u00e7\u00e3o em grande volume.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><\/p>","protected":false},"excerpt":{"rendered":"<p>A comprehensive guide to PCB stacked via design strategies and collaborative optimization methods for process compatibility If you&#8217;re looking for a collaborative approach to optimizing PCB design and process compatibility using stacked vias, you&#8217;ve come to the right place. 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