『～』の総合ガイド PCBの積層ビアの設計 戦略と プロセス互換性のための協調最適化手法

最適化に向けた協調的なアプローチをお探しなら PCB設計 積層ビアを用いた設計やプロセス互換性についてお探しなら、ここが最適な場所です。積層ビアは、高密度配線（HDI）基板における重要な構成要素であり、コンパクトな設計において効率的な層間の移行を可能にします。しかし、それらを正しく実装するにはどうすればよいのでしょうか？また、このプロセスを共同で最適化するには、他にどのような方法があるのでしょうか？ 本ガイドでは、スタックビアの設計ルール、実際の設計上の課題と解決策、IPC規格に準拠したスタックビアの配置について詳しく解説し、その活用法を習得できるよう支援します。.

スタックビアとは何ですか？

積層ビアとは、複数の層を接続するために、互いに直接積み重ねられた垂直方向の配線です。 プリント基板（PCB）. オフセットインターリーブビアとは異なり、スタックビアはスペースを節約できるため、スペースに制約のあるHDI設計に最適です。スタックビアの重要性は、高速信号や高密度レイアウトに対応できる点にあります。 しかし、不適切な設計は、信号の減衰、製造上の欠陥、あるいは構造上の不具合といった問題を引き起こす可能性があります。そのため、信頼性が高く効率的な基板を求めるPCBエンジニアにとって、積層ビア設計のルールとベストプラクティスを理解することは極めて重要です。現在の市場における用途では、この設計を採用したPCBは、スマートフォン、タブレット、高度な医療機器などの複雑な電子製品に一般的に使用されています。.

なぜPCBの積層構造が必要なのでしょうか？

高効率な回路基板を設計するには、PCBの積層構造の開発が不可欠です。このような積層構造の設計には、数多くの利点があります。まず第一に、それにより 多層プリント基板 これらの構造は、エネルギーの分配を改善し、電磁干渉（EMI）を防止し、クロストークを抑制し、高速信号伝送をサポートします。したがって、この積層設計の主な目的は、多層構造を通じて単一の基板上に複数の電子回路を配置することにあります。これに加え、PCBの積層構造には他にも重要な利点があります。 これには、外部ノイズに対する基板の脆弱性を最小限に抑え、高速システムにおけるクロストークやインピーダンスの問題を軽減することが含まれます。優れたPCB積層設計は、最終的な製造コストの削減にも寄与します。プロジェクト全体を通じて効率を最大化し、電磁両立性（EMC）を向上させることで、PCB積層設計は時間とコストを効果的に節約することができます。.

ガイドライン PCB積層におけるビアの設計について 戦略 およびプロセスの互換性最適化手法 実際のプロジェクトにおいて。.

以下は、Geyuan Electronicsのエンジニアリングチームが長年の実務プロジェクト経験に基づきまとめた、PCB積層ビアの設計戦略および関連するプロセス互換性の最適化手法の概要です。 PCBの積層ビア設計は、単に「複数の層のビアを位置合わせする」だけのものではなく、電気的性能（シグナルインテグリティ、インピーダンス整合）、機械的信頼性（耐荷重性、耐応力性）、およびプロセス適合性（穴あけ精度、メッキの実現可能性）という3つの重要な側面を考慮する必要があります。 インピーダンス整合の偏差が5Ω生じると、高周波信号の反射率が-20dBから-15dBへと低下する可能性があります。また、位置合わせ精度が±0.01mmを超えると、メッキ不良率が1%から8%へと増加し、プロセスの非互換性によりロット全体の不良 （歩留まり <70%）につながる可能性があります。本稿では、PCBの積層ビアの設計における中核となる原則を分析するだけでなく、当社のチームが実際のプロジェクトで遭遇した具体的なパラメータや事例研究を組み合わせることで、皆様が「高性能、高信頼性、かつ量産可能な」積層ビア設計を実現できるよう支援します。.

優先順位をつける 電気的性能 そして 信号の完全性とインピーダンス整合を確保する。.

層間信号伝送の「経路」として、積層ビアの電気的性能はPCB全体の信号品質を直接左右するため、インピーダンス、寄生パラメータ、および信号クロストークを慎重に制御する必要があります。.

1. インピーダンス整合の設計（基本原理）

インピーダンスの目標値：インピーダンスの急激な変化による信号の反射を防ぐため、積層ビアのインピーダンスは、接続される配線のインピーダンスと一致している必要があります（例：50ΩのRF配線には50Ωの積層ビアを対応させる）。;

インピーダンスの計算方法：

式：Z = (60 / √εr) × ln (4h/d) （簡略式。εr は PCB 基板の誘電率、h は基板の厚さ、d はビアの直径である）；;

例：FR-4基板（εr=4.4）、h=0.2mm、d=0.2mmの場合、計算上のZ≈52Ωとなり、目標値の50Ωに近い値となります。 開口部を微調整（例：d=0.21mm）することで、Z=50Ωを実現できます。.

最適化戦略：

絞りの調整	開口部が大きくなるにつれて、インピーダンスは減少する（例えば、dが0.18mmから0.22mmに増加すると、Zは55Ωから48Ωに減少する）。.
基板を交換する	高周波用途では、インピーダンスのばらつきを抑えるために、誘電率の低い基板（Rogers RO4350B、εr=3.48など）を使用してください。.
以下の方法でアースを追加してください	積層ビアの周囲1mm以内に（0.5mm間隔の）グランドビアを配置し、「シールドリング」を形成することで、インピーダンスを安定化させます（偏差は±2Ω以内）。.
事例	当チームは当初、インピーダンス58Ω（目標値50Ω）、信号反射率-14dB（規格を上回る）の5G RF PCBスタックのビアインピーダンスを設計しました。 ビアの直径を0.18mmから0.22mmに拡大し、その周囲に2つの接地ビアを追加した結果、インピーダンスは50.5Ωまで低下し、反射率は-22dBに最適化され、要件を満たすことができました。.

2. 寄生パラメータの制御（信号損失の低減）

寄生インダクタンスと寄生静電容量

寄生インダクタンス（L）	積層ビアのL値は、主にビアの壁の長さによって決まります。長さが短いほど、Lは小さくなります（例：ビアの深さが0.3mmの場合はL=2nH、0.6mmの場合はL=4nH）。 Lが増加するにつれて、高周波信号（10GHz以上）の損失も増加します。.
寄生容量（C）	Cは主に、穴の壁面と接地層との間の結合に起因する。穴の直径が大きくなるほど、また接地層が近くなるほど、Cは大きくなる（例：d=0.2mm、接地層までの距離が0.1mmの場合、C=0.8pF）。 Cが過大になると、信号の立ち上がり時間が遅くなります（例：C=1pFの場合、立ち上がり時間100psの信号が150psになります）。.

最適化戦略

穴の深さを浅くする	スタック配置において、ブラインドビアおよび埋込ビアを優先し（穴の深さ 0.2～0.5mm）、スルーホールビアのスタック配置は避ける（穴の深さ 1.6mm、L=8nH）；;
接地距離を長くする	グランドプレーンとビア間の距離は0.1 mmから0.2 mmに増え、Cは0.8 pFから0.4 pFに減少した；;
差動積層ビア	高周波差動信号（USB 4.0など）では、寄生パラメータの影響を低減するために、差動インピーダンス整合（100Ωなど）が施された一対の積層ビアが使用されます。.

3. 信号のクロストーク抑制（複数のビアが関与するケース）

クロストークの原因：隣接する積層ビア間の電磁結合。間隔が狭く、信号周波数が高いほど、クロストークは深刻になる（例えば、間隔0.5mmの25GHz信号の場合、クロストークは-18dBとなる）。.

抑制戦略

間隔を広げる	積層ビア間の間隔がビア径の2倍以上である場合（例えば、間隔が0.4mm以上であれば、ビア径は0.2mmに相当する）、25GHz信号のクロストークを-25dB未満に低減することができる。;
接地絶縁	隣接する積層ビアの間に接地ビア（間隔0.3mm）を配置して「絶縁壁」を形成することで、クロストークをさらに5～8dB低減できます。;
レイヤー構成	高周波信号（無線周波数など）と低周波信号（電源など）用の積層ビアを異なる層に分散配置し、層間クロストークを低減する。.

達成する 機械的信頼性設計 ～へ 長期にわたる安定した稼働を確保する

積層ビアは、PCBの製造工程（ラミネート、穴あけ）および使用時（温度サイクル、振動）にかかる応力に耐えなければなりません。機械的信頼性が不十分だと、「メッキのひび割れやパッドの剥離」につながる可能性があるため、構造強度と耐応力性を適切に管理することが重要です。.

1. 構造強度の設計

パッドの補強：

パッドのサイズを大きくする	パッドの直径は0.3mmから0.4mmに増加し、パッドと回路間の接合面積は44%増加し、引張強度は5Nから8Nに増加した；;
ティアドロップ型のトランジションを追加する	パッドと回路の接合部には、応力集中を回避するためにティアドロップ形状（半径0.1mm）を採用している（これにより、応力が100MPaから60MPaに低減される）。.

穴の肉厚制御：

穴の被膜厚さ	コーティングの厚さは25μm以上（IPC規格）です。 厚いコーティング（35μm）は、薄いコーティング（20μm）に比べて50%高い曲げ耐性を有する。PCB曲げ試験（曲げ半径5mm）において、破損率は10%から2%に低減した。.
穴の壁厚にムラが生じないようにする	各穴の壁面におけるコーティングの厚さばらつきは、±3μm以下です。厚さのばらつきがあると、局所的な応力集中が生じ、高温サイクル（-40～125℃）後の亀裂発生率が高まります。.

2. 耐ストレス設計（環境変化への適応）

温度サイクルへの適応性：

熱膨張係数（CTE）が一致する材料を選択してください。.	積層ビア周辺における基板の熱膨張係数（CTE）と被膜の熱膨張係数（CTE）の差は、5ppm/℃以下である（例：FR-4基板のCTEは13ppm/℃、銅被膜のCTEは17ppm/℃、その差は4ppm/℃）。これにより、温度サイクルに起因する被膜の疲労が軽減される。;
細孔を埋める樹脂	高信頼性が求められる用途（自動車用電子機器、医療機器）では、温度応力に対する耐性を高めるため、積層ビアにエポキシ樹脂（CTE 8ppm/℃）を充填する。1000回の温度サイクル後、亀裂発生率は8%から0.5%に低下する。.

振動への適応性：

支持構造を追加する	PCBの局所的な剛性を向上させるため、積層ビアが配置されている領域に補強リブ（幅0.2mm）を設計した。 振動試験（10～2000Hz、30g）の結果、ビアの剥離率は5%から0.3%に低下した。.
エッジ配置は避ける	積層ビアは、PCBの端から少なくとも2mm離す必要があります。端部の振動応力は中央部の2～3倍であり、これによりビアが損傷しやすくなります。.

達成 プロセス互換性設計 確実にする 量産能力と低コスト。.

積層ビアの設計は、プロセスの制約によるコストの高騰や歩留まりの低下を避けるため、既存のPCB製造プロセス（穴あけ、電気めっき、積層）と互換性があるものでなければなりません。.

1. 穴あけ精度が適合している

位置合わせ精度の要件：

多層ビアの中心位置のずれ	多層スルーホールの中心ずれ：±0.01mm以下（日立SE-8000などの高精度穴あけ機、位置決め精度±0.005mm）；;
極小の開口部は避ける	穴径が0.08mm以上（従来のドリル機では0.07mmまで加工可能ですが、合格率は80%未満）、穴径が0.1mm以上、合格率が95%以上；;

掘削順序の最適化：

注文	まず中間層の埋め込み穴を開け、次に表面層の盲穴を開け、最後に積層を行う（積層後に穴あけを行うことで生じる位置ずれを防ぐため）。.
例	8層PCBの積層ビアについては、まず埋込みビアL3→L4およびL5→L6をドリル加工し、その後、積層後にブラインドビアL1→L2およびL7→L8をドリル加工します。この際、位置合わせの誤差は±0.008mm以下とします。.

2. 電気めっきプロセスに対応

コーティングの均一性の確保：

絞り値と被写界深度	開口部と深さの比率は 1:3 以下である必要があります（例：0.2mm の開口部の場合、深さは 0.6mm 以下となります）。この比率が大きすぎると（1:5）、開口部内の電流分布が不均一になり、被膜厚さのばらつきが ±5μm を超えることになります。.
パルス電気めっき	直流めっきと比較して、パルスめっき（周波数1000Hz）では、穴内部のめっき層の厚さばらつきを±6μmから±2μmに低減することができる；;

前処理洗浄：

設計の際は、穴の内部に「デッドコーナー」（段付き穴における直角の切り替え部など）が生じないようにしてください。デッドコーナーには不純物が溜まりやすいため、メッキ欠陥率が10%を超えてしまう原因となります。角を丸めた切り替え部（半径0.05mm）を設ける必要があります。.

3. ラミネート加工に対応

ラミネーションパラメータの整合：

積層ビア領域における基板の厚さ	積層ビア領域における基板の厚さ偏差は、±5%以内である必要があります（例えば、設計上の層厚が0.2mmの場合、実際の厚さは0.19～0.21mmとなります）。偏差が大きすぎると、積層後にビアの位置ずれが生じます。.
ラミネート温度	基板の変形やビアの位置合わせに影響を及ぼす可能性のある急激な温度上昇を防ぐため、ラミネート時の温度勾配は2℃/分以下（昇温速度）に抑える必要があります。.

ソルダーマスクとの互換性：

ソルダーレジスト層の露出

ソルダーマスクの開口サイズは、パッドよりも0.05～0.1mm大きくする必要があります（例：0.4mmのパッドの場合、開口サイズは0.45～0.5mm）。これにより、ソルダーマスクがパッドを覆ってしまい、はんだ付け不良につながるのを防ぐことができます。.

概要

PCBの積層ビアの設計には、「多面的な連携」が求められます。電気的性能は信号品質を確保し、機械的信頼性は長期的な安定性を保証し、プロセス互換性は量産を可能にします。これら3つはすべて不可欠であり、設計パラメータは具体的なシナリオ（高周波、高信頼性、高密度）に応じて動的に最適化する必要があります。.

ビアの積層における一般的な課題と、その回避方法

積層ビアには大きな利点がある一方で、対処を怠ると設計に影響を及ぼしかねない課題も存在します。ここでは、よくある問題とその解決策をいくつか紹介します。

掘削のずれ	ドリルビットの位置がずれると、接続の断線や積層ビアの強度の低下を招く恐れがあります。自動位置合わせチェック機能を備えた高度な設計ツールを活用し、レーザー穴あけ技術を用いて高精度を実現しているメーカーと提携してください。.
熱応力	複数層にまたがるスルーホールは、熱膨張応力を受けやすく、ひび割れの原因となる可能性があります。スルーホールの高さを制限し、スルーホールと回路基板の基板の両方で、熱膨張係数（CTE）が一致する材料を使用してください。.
信号の途絶	積層ビアを介して伝送される高速信号は、インピーダンスの不連続性により信号損失が生じる可能性があります。ビアの長さを最小限に抑え、バックドリルを用いて未使用のビアスタブを除去することで、信号の反射を低減してください。.

PCBの積層設計における考慮事項

以下では、各PCB積層構成における設計上の考慮事項について、より詳しく解説します。

階数	適切な層数は、回路の複雑さや必要な機能に基づいて決定する必要があります。信号密度、電源配線、ノイズアイソレーションなどの要素を考慮する必要があります。.
シグナル・インテグリティ	信号層の配置を計画することは、信号の減衰を最小限に抑え、良好なシグナル・インテグリティを維持するために極めて重要です。適切な層順、インピーダンス制御、および誘電率の制御は、クロストーク、信号反射、インピーダンス不整合といったシグナル・インテグリティの問題に対処するために不可欠です。.
電源およびグランドプレーン	安定した低インピーダンスの配電ネットワークを実現するため、専用の電源とグランドプレーンが設けられています。グランドプレーンは、ノイズの低減、信号品質の向上、および放熱の促進に役立ちます。.
平面デカップリング	電源プレーンやグランドプレーンの近くにデカップリングコンデンサを配置することで、高周波ノイズを抑制し、感度の高い部品にクリーンな電力を供給することができます。効果的なデカップリングを行うためには、デカップリングコンデンサの適切な配置と選定が不可欠です。.
暑さへの対策	放熱を適切に管理するため、スタック内に熱ビアを組み込み、熱平面を配置してください。部品から発生する熱を考慮し、適切な熱管理が確保できるようスタックを設計してください。.
EMI/EMCに関する注意事項	電磁干渉（EMI）を最小限に抑え、電磁両立性（EMC）を確保できるよう、層の積層計画を策定してください。これには、信号層や電源層を慎重に配置し、必要に応じてシールド層を使用し、適切な接地手法を検討することが含まれます。.
製造上の制限	積層設計を行う際は、最小配線幅や配線間隔、最小ドリル穴径、材料の入手可能性など、PCBメーカーの製造能力や制約を考慮してください。.
材料の選定	必要な電気的性能、熱的性能、およびコストの観点から、適切なラミネート材料を選択してください。材料によって誘電率、損失正接、熱伝導率が異なり、これらはすべてPCBの総合的な性能に影響を与えます。.
シグナル層のソート	スタック内の信号層の順序を決定することは、クロストークを最小限に抑え、効率的な配線を確保するために極めて重要です。高速信号層をグループ化し、低速層から分離することで、シグナルインテグリティの管理に役立ちます。.
制御インピーダンス	重要な高速信号向けにインピーダンスを制御した積層構造を設計するには、所望のインピーダンス値を実現するために、配線幅、誘電体厚さ、および層間間隔を計算・制御する必要があります。.

スタックビアに関するIPC規格に準拠

スタック型IPC規格は、以下の品質と信頼性を確保するための指針を定めています。 プリント基板の製造. 。プリント回路協会（IPC）が策定したこれらの規格は、寸法、間隔、製造プロセスなど、ビア設計のあらゆる側面を網羅しています。積層ビアに関連する主要なIPC規格には、以下のものがあります：

IPC-2221	この規格は、ビアの間隔やギャップなど、プリント基板（PCB）の一般的な設計原則を定めています。電気的破壊を防ぐため、電圧レベルに基づいた最小ギャップを推奨しています。例えば、100Vの場合、導電性部品間のギャップは少なくとも0.25 mm以上とすることが推奨されています。.
IPC-6012	本規格は、リジッドPCBの仕様および性能に焦点を当てています。積層ビアが熱的および機械的応力に耐えられることを保証するため、ビアのメッキ厚さおよび品質に関する要件を規定しています。信頼性を確保するため、通常、メッキ厚さは20～25マイクロメートル以上であることが求められます。.
IPC-4761	被覆は、保護および充填の方法で行う必要があります。積層ビアについては、空隙の発生を防ぎ、構造的完全性を高めるために、導電性フィラーまたはキャッピングの使用が推奨されます。.

これらの規格に準拠することは、設計の信頼性を高めるだけでなく、ほとんどのメーカーとの互換性も確保します。規格に準拠していない場合、製造の遅延や、試験・動作中の基板の故障につながる可能性があります。.

Geyuan Electronics社との共同開発において 以下の特徴を備えたカスタムPCBプロジェクト 積層ビア

スタックビアを用いたカスタムPCBプロジェクトでは、PCBメーカーとの緊密な連携が不可欠です。Geyuan Electronicsでこの種のプロジェクトを検討される際は、プロセスを円滑に進めるために以下のポイントをご参考ください：

詳細な設計ファイルを共有してください	仕様書、積層詳細図、材料要件などを含め、明確かつ正確な設計資料をご提供ください。.
機能や取り決めについては、できるだけ早い段階で話し合う	すべてのメーカーが、複雑な積層ビアの設計に対応できる設備や専門知識を備えているわけではありませんが、Geyuan Electronicsのエンジニアリングチームでは、事前にこれらについてご相談を承ります。そのため、設計を確定される前に、最小ビアサイズや積層に関する制約など、仕様について弊社にご確認ください。.
製造適性設計（DFM）に関するフィードバックの依頼	多くのメーカーでは、生産開始前に位置合わせやアスペクト比の問題など、設計上の潜在的な問題を特定するために、製造適性設計（DFM）のレビューを提供しています。Geyuan Electronicsも例外ではありません。.
テスト計画	当社は、Geyuan Electronics社と提携し、積層ビアの信頼性を確保するため、ボイド検出のためのX線検査などの検査手順を確立しました。.

要約する

積層ビアは、高密度PCB業界において画期的な技術であり、より小型で高速、かつ高性能な電子機器の実現を可能にします。本記事では、PCBの積層ビア設計の基礎について新たな視点から解説し、実用的なアプリケーションにおける当社の設計戦略、プロセス互換性を考慮した共同最適化手法、および回避すべき重要な課題についてまとめます。 このスタックビアに関する包括的なガイドで概説されているベストプラクティスに従うことで、カスタムPCBレイアウトを最適化し、性能と製造性を向上させることができます。プロジェクトで専門のPCBメーカーをお探しの場合は、ぜひ弊社までお問い合わせください。設計の最適化や試作から、大量組立・量産に至るまで、すべてお任せいただけます。.